在过去的PCIe几代发展过程中,PCIe 性能是由多种设备的发展所驱动的,包括:
⚫ GPU
⚫ NVMe 存储设备 (SSD)
⚫ 高速网络接口卡 (NIC)
⚫ 其他高速互连外设,例如 USB-C 和 Thunderbolt
⚫ 然而,随着 Gen5 PCIe 的出现,我们看到较小范围的设备受益于速度的提升。 由于控制器和 NAND 闪存芯片的限制,大多数 SSD 不需要 Gen5 速度。Gen5 的优点是可以在使用一半数量的 PCIe 通道的情况下实现相同的速度。
同样,大多数 NIC 和其他外设可以从少量 Gen5 通道获得所需的带宽。 Gen5 和更高速度的主要驱动力现在来自游戏 GPU 和(最近)人工智能AI加速器的要求。在这两种情况下,通常使用 PCIe 插槽的完整 16 个通道,因此进一步提高性能需要升级到下一代。
到 2023 年下半年,我们看到了引入 Gen6 系统路线图的巨大推动力,多家公司计划在 2024 年发布重大开发版本。对 GPU 计算能力的需求几乎完全由人工智能发展驱动。总线速度加倍将给人工智能公司带来重大好处。
速度变化
Gen5 PCIe 的推出每通道的最大理论带宽为 32 GT/s(每秒千兆传输)。这相当于每通道大约 4 GB/s(每个lane)或 x16 连接的 64 GB/s。
PCIe Gen6 更进一步,将带宽再次加倍至每通道 64 GT/s。这意味着每个方向上每个通道的速度约为 8 GB/s,对于 x16 设备而言,速度可达惊人的 128 GB/s。
信号变化
⚫ PAM4
Gen5 PCIe 使用具有 2 个电压电平的 NRZ 信号,表示二进制 0 和 1 。Gen6 使用更复杂的 PAM4 系统,有 4 个电压电平。Gen5 和 Gen6 具有相同的 16 GHz 基频,但由于采用 PAM4 编码,Gen6 的抗噪能力仅为 Gen5 的三分之一,因此需要更严格的设计容差。
⚫ 前向纠错或 FEC
这是协议的新增内容,用于纠正传输中发生的较小错误,而无需重新传输数据。与第 5 代相比,这些额外的错误恢复数据增加了额外的开销。
⚫ 流量控制单元 (FLIT)
Gen 6 PCIe 引入了新的数据传输结构以及 FEC,以减少开销并实现更快的数据传。这将需要新的解码系统,并且与第五代相比是一个巨大的变化。
电源效率
新的节能状态允许一些PCIe Lane通道关闭,而另一些PCIe Lane通道继续运行。这样可以在负载变化时实现可扩展的性能,同时最大限度地减少功耗。新的电源状态称为L0p
连接器变化
市场上已经有适用于 AIC(插槽)设备的 Gen6 连接器。
适用于 E1、E3 和 CXL的现代EDSFF 连接器预计也将在 Gen6 版本中提供。
鉴于该连接器较旧的性质以及 SSD 上 Gen6 的优势较低,SFF-8639(用于 U.2 和 U.3 驱动器)很可能不会进入 Gen6。
板级布线设计带来的挑战
Gen6 信号对于板级走线和布线将是一个重大挑战。FEC 将有助于恢复较小的错误,但转向 PAM4 将显着减少系统中的 SI(信号完整性)开销。这将使数据容易因丢失和串扰而出错
⚫ 损耗
Gen6 的总插入损耗预算为 32dB,低于 Gen5 规范中的 36dB。这是一个很小但很重要的变化,将限制走线的长度和转换的数量(连接器和类似的)
⚫ 串扰
这是从一个通道到另一个通道的干扰(串扰)。使用 PAM4,干扰更改数据位的可能性显着增加。这使得PCIe Gen6的串扰风险更高,需要更复杂的设计来缓解。
Gen5 与 Gen6 PCIe 兼容性
与前几代 PCIe 一样,保持了向后和向前兼容性。旧设备应在新的 Gen6 插槽中运行,而 Gen6 设备在放入旧插槽时应降低速度。向后兼容性的要求显着增加了 Gen6 硬件的复杂性,特别是SerDes,它必须支持 NRZ 和 PAM4 编码并在运行中在它们之间进行切换。
Gen6 测试工具和测试环境搭建
⚫ SerialTek作为业内领先的协议分析仪厂家,已经推出了PCIe Gen6协议分析仪,训练器,可以模拟PCIe Gen6 RC(CPU端)以及EP(各类device controller插卡),以及针对协议的兼容性测试套件CTS
⚫ Quarch 正在努力开发 Gen6 产品,因此当您拥有原型设备时,我们应该准备好用于功耗分析和热插拔/故障注入的测试解决方案
⚫ SanBlaze将于2024年下半年将推出支持PCIe Gen6 SSD和SSD卡的测试设备
⚫ SerialCable将于2024年将陆续推出支持PCIe Gen6 SSD和插卡的各种Switch卡,retimer卡,测试盘柜,转接,延长线,转接延长线等等服务PCIe Gen6信号品质的搭建PCIe Gen6测试环境所需的基础组件