我们之前写了不少文章介绍在无防呆措施下应该如何避免将E1.S或者E3.S SSD在插槽插反从而导致烧盘，这个在当前Gen6 E1.S和E3.S SSD测试的情况显得更加重要：1）Gen6 E1.S和E3.S SSD几乎买不到；2）Gen6 E1.S和E3.S SSD非常昂贵；3）目前搭建Gen6 E1.S和E3.S SSD都在使用Saniffer销售的Gen6 Host Card，该插卡通过MCIO x8转接2个Gen6 EDSFF female connector + Gen6 E1/E3转接金手指插卡连出来可以直接连接8~10块Gen6 x4 E1.S或者E3.S SSD， 尤其是前面的线缆工程师不注意的话很容易插反，导致烧盘。下面列出几篇之前发的文章，里面都有高清视频，供大家参考。【高清视频】E1.S 一旦插反，为什么可能直接烧盘？一张 EDSFF 转接卡讲清楚【高清视频】Gen6 服务器还没到，Gen6 SSD 怎么测？Emily 现场演示三种测试环境【每日一物】PCIe 5.0 x4 EDSFF延长线高清视频演示在 E3.S SSD（属于 EDSFF 接口标准）以及其他许多电脑硬件（如 PCIe 扩展卡、内存条等）的金手指接口上，三角符号（▲ 或 ◀）和“A1”字样都代表同一个意思：标识接口的起始引脚（即第 1 号引脚）的位置。具体解释如下：“A1”的具体含义：E3.S 采用的是 SFF-TA-1002 接口规范。这种金手指接口分为 A 面和 B 面，“A1”指的就是 A 面的第 1 号引脚（Pin A1）。三角符号的含义：在电子硬件制造和 PCB（印制电路板）设计行业中，画一个小三角形来标记“Pin 1”（起始引脚）是国际通用的标准符号。为什么表现形式不同：这仅仅是不同 SSD 厂商的 PCB 设计师在印刷表面丝印时的习惯不同。有的厂家喜欢用通用的图形符号（三角形），有的厂家为了更直观直接印字母数字（A1），还有的厂家会把三角和 A1 印在一起。总结： 无论是一端印着三角，还是印着 A1，它们指代的都是金手指的同一个物理起点。这个标记主要是为了方便硬件工程师在研发、测试或测量电压信号时，能够快速对应图纸上的引脚定义。对于普通用户来说，由于 E3.S 接口本身有不对称的“防呆缺口”设计，插服务器时只要对准缺口就不会插反，所以不用特别在意这个标记。免费下载Saniffer公司白皮书希望获得更多关于PCIe5.0&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试技术和产品，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

最近在给年轻工程师培训存储技术。考虑到很多技术如果只从某一个产品、某一个接口或者某一代标准开始学，很容易只见树木、不见森林，所以我专门整理了一些关于存储技术发展历史的文章，作为入门和培训参考。希望刚入门的工程师能从早期磁带、磁鼓、硬盘、光存储一路看到 Flash、SSD、NVMe、UFS，再到今天的 PCIe 5.0/6.0、EDSFF 以及各种新型非易失性存储技术，先建立起一条完整的技术演进脉络。这样以后再接触具体的 SSD、NAND、协议分析和测试工具时，就更容易理解这些产品为什么会发展成今天这个样子，以及不同接口、介质和测试方法背后的技术逻辑。由于二战后信息技术发展非常快速，尤其是50、60年代以后，所以我们将时间范围定为二战后至 2026 年 10 月 10 日，按照时间轴来列举了当年那些当时比较轰动的存储相关技术、器件、产品及相关规范的发展，包含存储部件（含存储裸器件，以及含有 controller 的存储产品）的技术发展的整个历史，当然考虑到我们Saniffer频道的关心的只是掉电后数据仍旧可以保存的技术，即传统意义的 storage，我们本次文章不包含 DRAM （例如DDR）这类内存技术。所以，你会看到我按照时间年份列出了 HDD, NAND 以及使用 NAND FLASH的各类协议和接口的 SSD（例如 SAS, SATA, NVMe SSD 等），UFS, U 盘，以及一些新型存储技术例如 RRAM, PCM, MRAM, FeRAM 等，还有传统的一些嵌入式存储，例如 SD/SD Express，eMMC, EEPROM, NOR, SPI-NAND等等。1946 年至 1949 年1) 1946 年　Andrew Donald Booth 制作早期计算机磁鼓伦敦大学的 Booth 制作直径约 2 英寸、长度约 2 英寸的镀镍黄铜磁鼓，记录密度约每英寸 10 bit。磁性圆筒旋转经过固定磁头，用于保存计算机数据。2) 1947 年　ERA 为美国海军开发磁鼓William C. Norris 领导的 Engineering Research Associates 团队，包含 John L. Hill、Robert I. Perkins 等人，将 3M 氧化铁涂层磁带贴在铝制圆筒上，开发用于密码分析计算的磁鼓。3) 1949 年　Manchester Mark I 使用磁鼓保存程序和数据曼彻斯特大学的 Mark I 将磁鼓作为外部存储，利用磁性介质在断电后保留程序和数据，形成主机工作存储与磁性外部存储相配合的系统。1950年代4) 1950 年6 月 20 日　SEAC计算机启用磁带外部存储美国国家标准局为 SEAC 举行启用仪式。系统使用外部磁带装载程序和子程序，并保存计算结果，展示了早期电子计算机与磁带存储的配合。5) 1950 年　ERA磁鼓用于 Atlas 计算机Engineering Research Associates 的 Atlas 后来成为 UNIVAC 1101。磁鼓直径约 8.5 英寸，存 16,384 个 24 bit 字，按有效数据位折合 49,152 B。磁鼓通过旋转让磁性表面经过固定磁头，是早期计算机的重要存储方式。6) 1951 年　UNIVAC使用 UNISERVO 磁带UNIVAC I 配套的 UNISERVO 使用金属磁带，带宽约半英寸，长度约 1,500 英尺，每卷可保存约 144 万个十进制数字。磁带可以取下保存，按顺序读写，是早期商用计算机的外部存储。7) 1952 年 5 月 21 日　IBM 发布 726 磁带机IBM 公布配套 701 计算机的 726 磁带机。James Weidenhammer 等人推动机械设计，真空柱缓冲改善磁带启停和张力控制，使高速计算机可以更稳定地读写可更换磁带。8) 1952 年6 月　Dudley Allen Buck 提出铁电存储研究MIT 的 Buck 在《Ferroelectrics for Digital Information Storage and Switching》中讨论用铁电材料保存数字信息。FeRAM 的思想起点远早于后来商用芯片的出现。9) 1953 年　MIT Whirlwind 使用磁芯存储Jay Forrester 等人推动的磁芯存储用于 MIT Whirlwind 计算机，以小磁环的磁化方向表示数据。它无需持续供电即可保留状态，随后成为计算机主存的重要技术；这里记录的是其非易失性存储能力。10) 1956 年 9 月 14 日　IBM 350 随 RAMAC 商用系统登场IBM 正式公布 305 RAMAC 系统及其 350 磁盘存储装置。Reynold B. Johnson 带领的团队采用 50 张直径 24 英寸盘片，保存 500 万个 6 bit 字符，按有效数据位折合约 3.75 MB，开启商用移动磁头硬盘时代。1960 年代11) 1961 年 6 月　IBM 1301 发布飞行磁头扩大硬盘能力IBM 发布 1301 磁盘存储装置，1962 年开始交付。单模块使用 25 张 24 英寸盘片，转速 1,800 rpm，可保存约 2,800 万字符。空气轴承使磁头在盘面上方飞行，进一步缩小磁头与介质的距离。12) 1962 年 9 月　T. W. Hickmott 发表氧化物电阻变化研究GE 的 T. W. Hickmott 发表薄氧化物中的电阻变化研究。材料在不同电阻状态间变化，为后来电阻式非易失性存储提供早期研究线索；这是器件现象研究节点。13) 1962 年 10 月　IBM 1311 推出可更换磁盘包1316 磁盘包由 6 张 14 英寸盘片构成，10 个表面用于数据，容量为 200 万字符。磁盘包可以从驱动器取下保存，使磁盘介质也具有可搬运性。14) 1963 年4 月　Pieter van Heerden 发表全息信息存储理论Polaroid 的 P. J. van Heerden 在 Applied Optics 发表《Theory of Optical Information Storage in Solids》，研究在固体体积中保存光学信息，为后来三维全息数据存储提供理论基础。15) 1963 年　DEC MicroTape 推出后续演进为 DECtapeDEC 将可重复读写、按块组织数据的磁带用于小型计算机。该类卷带后来以 DECtape 名称广为人知，既能携带程序，也能承担较灵活的数据访问。16) 1965 年　半导体 ROM 阵列走向产品Sylvania 提供 256 bit ROM；General Microelectronics 提供 1,024 bit MOS 掩膜 ROM。掩膜 ROM 的内容在制造中确定，适合批量固化程序和常数表，不能由终端用户改写。17) 1965 年　IBM 2314 可更换磁盘存储系统出现IBM 推出 2314 直接访问存储系统，采用可更换磁盘包和多驱动器结构，提高大型机在线容量，磁盘控制器与多个存储单元开始形成更完整的子系统。18) 1967 年 7 月　Dawon Kahng 与 Simon Min Sze 发表浮栅器件论文贝尔实验室的 Kahng 和施敏提出浮栅结构。把电荷保存在绝缘层包围的导体中，使阈值电压在断电后仍能体现数据状态，这是后续 EPROM、EEPROM 和大量闪存技术的重要基础。19) 1967 年 9 月　IBM 1360 光学大容量存储在利弗莫尔安装IBM 1360 Photo-Digital Storage System 在劳伦斯利弗莫尔实验室投入安装，以摄影胶片保存数字数据，系统容量可达约 160 GB，是早期光学大容量计算机存储。20) 1967 年　Di Chen 展示磁光存储研究Honeywell 的 Di Chen 使用 MnBi 等材料研究磁光记录。写入涉及加热与磁化，读取利用光的磁光效应；它同时连接了磁存储和光存储两条路线。21) 1968 年11 月　Stanford R. Ovshinsky 发表非晶材料开关论文Energy Conversion Devices 的 Stanford R. Ovshinsky 在《Physical Review Letters》发表非晶材料可逆电学开关研究。利用材料状态改变保存信息的路线，为后续相变存储及相关器件提供基础。1970 年代22) 1970 年 9 月　ECD 与 Intel 展示相变存储原型ECD 与 Intel 研究人员报道 256 bit、即 32 B 的可重编程相变存储原型。通过改变材料的相态和电阻保存数据，展示了相变材料用于非易失性半导体存储的可行性。23) 1970 年　熔丝PROM 提供一次性编程Radiation 等公司推出 512 bit 熔丝 PROM。用户可以烧断选定熔丝写入内容，之后不能正常擦除重写，属于 OTP 即一次性可编程存储。24) 1971 年　Intel 1702 EPROM 问世Dov Frohman 推动的 1702 容量为 2,048 bit，即 256 B。器件可以电编程，再通过封装上的石英窗口用紫外光整体擦除，方便程序开发和小批量产品迭代。25) 1971 年　IBM 23FD 软盘用于装载微码David L. Noble 等人的团队开发出 8 英寸软盘系统。23FD 的早期用途是只读装载，容量约 80 KB。软盘把薄磁性圆片放入保护套，降低了可移动存储的成本和体积。26) 1971 年　IBM 3330 引入磁道跟随伺服Jack Clemens 团队及 Les Adams、Dick Charlton、Dick Wilmer 等人开发 3330 与 3830 控制器。可更换磁盘包为 100 MB，访问时间约 30 ms，闭环伺服持续校正磁头位置。27) 1972 年　Memorex 650 提供可读写软盘系统Memorex 的 8 英寸软盘系统容量约 175 KB。可写软盘逐渐从设备维护工具转向用户保存程序和数据的介质。28) 1973 年 11 月　IBM 3340 首批交付温彻斯特结构成形Ken Haughton 等人参与的 3340 使用密封数据模块，配套 3348 模块提供 35 MB 或 70 MB。轻量磁头、密封环境和接近盘面的飞行方式，成为后来 HDD 结构发展的重要基础。29) 1975 年　串行 EAROM 用于保存设备设定General Instrument ER1400 等串行 EAROM 用于电视调谐和设备设定。电可改写 ROM 可以在电路中更新少量数据，断电后保留设定，是嵌入式参数存储的重要早期产品。30) 1976 年　Shugart SA400 把软盘缩小到 5.25 英寸SA400 约 110 KB，OEM 价格约 390 美元。更小的驱动器便于装入桌面计算机，5.25 英寸软盘随后成为个人计算机的重要介质。31) 1977 年　TI 等公司推广磁泡存储Texas Instruments 等公司推广磁泡存储器，以磁性薄膜中的微小磁畴保存数据，通过磁场驱动磁泡移动。器件没有旋转盘片，主要用于工业控制和便携设备等应用。32) 1978 年　Intel推进 2816 EEPROM 电擦写器件George Perlegos 等人在 Intel 推进薄氧化层电擦写器件。2816 为 16 Kbit、约 2 KB 级，擦除不再依赖紫外光，支持在电路中更新数据；该年记录的是研发节点。33) 1979 年3 月　Philips 展示数字Compact Disc 原型Joop Sinjou 等人推动的 Philips CD 原型把数字音频写入光盘，随后与 Sony 合作完善体系。光学读取使数据载体与读取机构采用了不同于磁盘的实现方式。34) 1979 年　Larry Boucher 等人推动 SASIShugart Associates System Interface 把设备连接和命令通信做成可复用接口，后来演进为 SCSI。存储介质的发展开始越来越依赖控制器、接口和主机软件的协同。35) 1979 年　IBM 3370 使用薄膜磁头IBM 3370 硬盘容量约 571 MB，使用以薄膜工艺制造的磁头。相较传统绕线磁头，微细结构有利于提高记录密度和批量制造一致性。36) 1979 年　IBM 62PC 将硬盘盘片缩小到 8 英寸IBM 62PC Piccolo 使用 6 张 8 英寸盘片，容量约 65 MB，亦作为 3310 存储产品销售。较低功耗和密封结构便于集成进小型机，其他厂商同期推出 8 英寸驱动器。1980年代37) 1980 年　Seagate ST-506 把硬盘装进个人计算机Al Shugart、Finis Conner 等人创办的 Seagate 推出 5.25 英寸 ST506，容量 5 MB。与早期大型硬盘相比，它更适合小型计算机机箱，硬盘开始进入更广泛的个人与办公市场。38) 1980 年　Hughes推进 CMOS EEPROMHughes 的 3108 为 8 Kbit EEPROM，Eli Harari 等人的工作推动薄氧化层和电擦写可靠性。EEPROM 逐渐形成适合小容量、反复更新数据的器件路线。39) 1980 年　IBM 公布 3380 GB 级磁盘存储装置IBM 3380 的装置容量约 2.52 GB，包含两组各约 1.26 GB 的存储单元，使大型机磁盘进入 GB 级规模。产品在 1980 年公布，随后于 1981 年进入交付阶段。40) 1982 年 10 月 1 日　Sony CDP-101 上市 CD 成为消费品Sony 于 10 月 1 日在日本推出 CDP101，价格 168,000 日元。12 cm CD 的数字音频采用 44.1 kHz、16 bit 双声道；后来同样大小的光盘承载了计算机文件。41) 1982 年　3.5 英寸软盘规格趋于统一产业委员会选用基于 Sony 设计的 3.5 英寸方案。硬质外壳和金属滑门改善保护与携带体验。后来常见的 1.44 MB 不是这一年首代产品的统一容量。42) 1982 年　SEEQ 5213降低 EEPROM 的使用门槛George Perlegos 等人推动的 SEEQ 5213 支持单 5 V 供电，通过片内电荷泵生成所需电压。外围电路减少后，电可改写存储更容易进入普通电子设备。43) 1982 年　硬盘薄膜磁性介质进入产品硬盘开始采用更薄、更均匀的磁性记录层，包括溅射形成的薄膜介质。介质表面的改进与更低的磁头飞行高度配合，进一步提升记录密度。44) 1983 年　Rodime推出 3.5 英寸HDDRodime 的 RO351、RO352 将硬盘缩小到 3.5 英寸产品家族。这一外形随后广泛用于桌面机和企业容量型存储，硬盘进一步适应小型计算机。45) 1984 年 3 月　IBM 3480 推进磁带盒与自动化存储3480 把磁带放入紧凑盒式介质，原生容量约 200 MB，并采用磁阻读头。磁带继续向数据中心备份、归档及自动化带库发展。46) 1984 年　CD-ROM 格式与驱动器出现Philips、Sony 等推动 CD-ROM，DEC RRD50、Philips CM100 等设备用于计算机。12 cm 光盘后来常见约 650 MB 数据容量，适合发行软件、百科全书与大批量只读内容。47) 1984 年　Toshiba的舛冈富士雄展示 Flash 研究Fujio Masuoka 在 IEDM 介绍可批量擦除的闪存器件，早期路线关联 NOR 结构。通过改变擦除组织方式，闪存为更高密度和更低成本的可改写非易失性存储创造条件。48) 1984 年　DEC TK50 开启 CompacTape 路线DEC 的 TK50 使用盒式 CompacTape，原生容量约 94 MB。Fred Hertrick 等人参与开发，该产品路线随后发展为 DLT，服务计算机备份和数据交换。49) 1985 年　IDE的集成思路进入硬盘接口Western Digital 的 Bill Frank 等人推动把控制电子部分与驱动器结合，形成 IDE 思路，后来发展为 ATA 家族。用户看到的是标准块设备，复杂的磁盘控制不必全部留给外部控制板。50) 1986 年　SCSI第一代 ANSI 标准完成ANSI X3.131-1986 将 Small Computer System Interface 标准化，通过统一命令和连接体系服务硬盘、磁带等设备，成为企业存储及后来 SAS 的重要基础。51) 1987 年　Toshiba发表 NAND Flash 结构舛冈富士雄及 Toshiba 团队在 IEDM 发表 NAND Flash 结构。单元采用串联组织，提高面积利用率，并形成以页读写、以块擦除的存储路线。该节点是研究发表。52) 1988 年 10 月　NeXT 使用磁光盘作为重要存储Steve Jobs 推出的 NeXT 计算机采用 5.25 英寸、256 MB 磁光盘。可更换与可重写的特点适合保存较大文件，但设备成本和访问速度限制了它的普及范围。53) 1988 年　Intel 28F256 推动 NOR Flash 商用Intel 的 28F256 容量为 256 Kbit，即 32 KB。NOR 适合随机读取和程序代码保存，后来广泛用于 BIOS、启动程序与嵌入式固件。54) 1988 年　PrairieTek PT220 开辟 2.5 英寸HDD 产品路线Terry Johnson 等人推动 PT220，容量 20 MB，高度约 25 mm。2.5 英寸硬盘后来服务笔记本，也被 SSD 沿用为外形规格。1990 年代55) 1990 年 6 月　ECMA 139 发布 DDS 磁带交换规范ECMA-139 第一版规定 3.81 mm 螺旋扫描 DDS 磁带盒的物理和磁记录特征，推动基于 DAT 介质的数据存储在不同系统之间交换。56) 1990 年　IBM 9345 引入磁阻读头 HDD9345 Sawmill 使用 MR 即磁阻读头，面密度约 107 Mbit 每平方英寸。读头直接感知磁化引起的电阻变化，推动更高密度记录；1991 年的后续产品继续改进。57) 1990 年　Orange Book 定义可记录光盘路线CD-R 的标准化使用户可以自行写入光盘。常见 12 cm CD-R 后来提供 650 MB 或 700 MB，使用有机染料记录，写入后通常不能擦除重写。58) 1991 年　SunDisk为 IBM 提供Flash SSDSunDisk 为 IBM 提供采用 2.5 英寸外形、ATA 接口的 20 MB Flash SSD，早期订单约 10,000 台。Eli Harari、Sanjay Mehrotra、Jack Yuan、Bob Norman 等人参与开发，把闪存和控制器组合为主机可访问的磁盘产品。59) 1991 年　Toshiba商用 4 Mbit NANDToshiba 将 4 Mbit NAND Flash 推向商用，单芯片容量约 512 KB。NAND 从电路研究进入裸存储器件市场，为后来的存储卡、受管理闪存和 SSD 提供基础介质。60) 1992 年　Toshiba商用 16 Mbit NANDToshiba 将 NAND 单芯片容量提高到 16 Mbit、约 2 MB。裸 NAND 的连续扩容，为便携式闪存产品提供更高容量的基本器件。61) 1992 年　HP Kittyhawk 推出 1.3 英寸硬盘Hewlett-Packard 将硬盘缩小到 1.3 英寸，初代容量约 20 MB，产品家族发展到 40 MB，面向个人数字助理等小型设备，并设计了抗跌落能力。62) 1993 年　Ramtron 首代 FRAM 商用产品出现Ramtron 的技术资料记载，该年推出商业产品并量产 4 Kbit FRAM，约合 512 B。它把铁电存储从研究推进到可购买器件，早于后续 Fujitsu 等厂商的量产节点。63) 1994 年　SanDisk推出 CompactFlashCF Type I 外形为 43 × 36 × 3.3 mm，采用带控制器的卡片产品思路，并与 ATA 体系关联。相机和嵌入式主机可以访问逻辑数据，而不用直接管理每一个闪存单元。64) 1994 年　SCSI 2 成为正式 ANSI 标准ANSI X3.131-1994 确立 SCSI-2，扩展命令和高速、宽总线等能力。委员会草案更早完成，此节点按正式标准的年份记录。65) 1994 年　ATA第一代 ANSI 标准完成ANSI X3.221-1994 将 AT Attachment 接口标准化，连接主机与带控制器的硬盘，形成后来并行 ATA 及 SATA 命令体系的重要基础。66) 1994 年　Iomega 公布 Zip 可移动磁盘Zip 使用类似 3.5 英寸的磁盘盒，首代容量为 100 MB，远大于常见软盘。驱动器和可更换磁盘结合，用于个人电脑文件搬运和备份。67) 1995 年5 月 15 日　Toshiba发布 SSFDC 薄型闪存卡SSFDC 尺寸 45 × 37 × 0.76 mm，首批公布 16 Mbit，即 2 MB，计划当年 7 月送样。极薄的封装便于便携设备使用，后来采用 SmartMedia 名称。68) 1995 年　HP 4020i 降低个人光盘刻录门槛HP 采用 Philips 制造的 CD-R 驱动器，4020i 售价约 995 美元。光盘逐渐从出版社和软件公司的发行介质，变成个人可以写入的备份和交换介质。69) 1996 年9 月 26 日　Toshiba公布 DVD 播放器及日本上市计划Toshiba 公布 SD3000、SD2000 DVD 播放器，计划于 11 月 1 日在日本上市。常见 12 cm 单面单层 DVD 容量为 4.7 GB，DVD-ROM 也将同类光盘用于计算机文件存储。70) 1996 年10 月 15 日　SSFDC确定 SmartMedia 名称SSFDC 卡确定采用 SmartMedia 名称。Toshiba 的公告说明，卡内没有存储控制器，更多 NAND 管理工作由主机承担；薄卡尺寸为 45 × 37 × 0.76 mm。71) 1996 年　CD-RW 的可擦写路线标准化Orange Book 加入 CD-RW，记录材料通过不同相态改变反射特性。可擦写光盘与一次写入 CD-R 并存，介质兼容性、反射率与读写速度成为实际使用中的问题。72) 1996 年　Sony推出 AIT 1 数据磁带Advanced Intelligent Tape 使用 8 mm 螺旋扫描磁带，首代原生容量为 25 GB。AIT 以紧凑磁带盒服务备份与归档，并在后续代际扩展容量。73) 1997 年4 月 14 日　DVD Forum 确定 DVD RAM 与DVD R 规格DVD Forum 公布可重写 DVD-RAM 和一次写入 DVD-R 规格，并计划提供 0.9 版格式书。首代单面容量分别为 2.6 GB、3.95 GB，将 DVD 扩展到计算机数据写入。74) 1997 年　SanDisk与 Siemens 推出MMCMultiMediaCard 的外形约 32 × 24 × 1.4 mm。较小尺寸与较少引脚适合便携设备，MMC 体系后来也是 eMMC 发展的接口基础。75) 1997 年　IBM Deskstar 16GP 使用 GMR 读头Albert Fert、Peter Grünberg 等人的巨磁阻研究在 1988 年取得关键成果。IBM 于 1997 年将 GMR 读头用于 Deskstar 16GP，最高容量 16.8 GB，面密度约 1 Gbit 每平方英寸。76) 1998 年9 月 10 日　Sony Memory Stick 上市Sony Memory Stick 在该年 9 月进入市场，首批容量为 4 MB、8 MB，尺寸 21.5 × 50 × 2.8 mm。它面向相机、音频和其他消费电子设备，形成新的受管理闪存卡家族。77) 1999 年8 月 25 日　Toshiba SanDisk 与松下宣布共同开发 SDToshiba、SanDisk 与松下宣布联合开发 Secure Digital 卡，尺寸约 32 × 24 × 2.1 mm，计划次年送样。SD 结合闪存与控制器，并加入内容保护等能力。78) 1999 年　Fujitsu 开始 FRAM 量产铁电随机存取存储进入商业器件阶段。断电保存、快速更新和较高写入耐久性，使 FRAM 在仪表、工业控制和记录少量关键数据的设备中找到应用。79) 1999 年　IBM Microdrive 将硬盘缩小到 1 英寸Tim Reiley 等人推动的 Microdrive 初期容量为 170 MB、340 MB，采用 1 英寸盘片并进入 CF 卡相关产品形态。它短期满足便携设备的容量需求，随后受到闪存卡快速增长的竞争。2000 年代80) 2000 年 4 月 27 日　USB 2.0 原始规范发布USB-IF 发布 USB 2.0，High-Speed 链路速率为 480 Mbit/s。规范为随后 U 盘、移动硬盘及其他外部存储提供更快的通用主机连接。81) 2000 年　首代SD 卡进入市场SD 卡开始商品化，早期产品包括 8 MB 卡。32 × 24 × 2.1 mm 的标准尺寸服务数码相机及便携设备，成为后来 SDHC、SDXC、SDUC 和 SD Express 的产品基础。82) 2000 年　USB 闪存盘进入市场Trek 的 ThumbDrive 等早期 USB 闪存盘进入市场，代表容量为 8 MB；M-Systems 与 IBM 的 DiskOnKey 也是早期产品。USB 接口、控制器和闪存结合，使文件可以在电脑之间直接携带和交换。83) 2000 年　LTO 1 产品开启开放磁带家族LTO Ultrium 第 1 代原生容量 100 GB；标称 200 GB 依赖 2 比 1 压缩假设。LTO 体系推动磁带介质、驱动器和带库形成持续演进的产品生态。84) 2001 年 8 月 29 日　SATA 1.0 最终规范公布Intel 等产业成员于 8 月 29 日宣布规范完成。首代链路速率为 1.5 Gbit 每秒，扣除 8b/10b 编码后约 150 MB 每秒，仍需考虑协议开销。串行连接逐渐取代桌面机中的并行 ATA。85) 2001 年 12 月 12 日　LTO 2 技术许可开放LTO Program 宣布第 2 代技术许可可获得，规范原生容量为 200 GB。此时的技术许可早于随后通过兼容性验证的产品，是规格向商品化推进的节点。86) 2001 年　Toshiba商用 1 Gbit MLC NANDToshiba 商用 1 Gbit MLC NAND，单芯片约 128 MB。这里的 MLC 指每单元保存 2 bit、区分 4 个状态，以更复杂的读写控制换取更高容量密度。87) 2002 年2 月 19 日　九家公司公布Blu-ray Disc 基础规格Sony、Panasonic、Philips 等于 2 月 19 日公布方案。使用 405 nm 蓝紫激光和 12 cm 光盘，早期单层容量方案包括 23.3 GB、25 GB、27 GB，更短波长支持更细密的光学记录。88) 2002 年7 月 30 日　Olympus与 Fujifilm 公布xD Picture Card两家公司公布面向数码相机的 xD-Picture Card，尺寸约 20 × 25 × 1.7 mm，初期规划容量包括 16 MB 至 128 MB，追求较小体积与较低功耗。89) 2002 年　IBM发表 Millipede 探针存储研究IBM 研究人员利用微型探针阵列，在聚合物表面写入和读取纳米凹点，报告约 1 Tbit/in² 级密度。数据由材料表面结构保存，属于纳米机械存储研究。90) 2003 年1 月 9 日　Sony与 SanDisk 公布Memory Stick PRO美国拉斯维加斯公告介绍 Memory Stick PRO，扩展 Memory Stick 的容量和连续写入能力，面向大文件及影像记录。首批后续产品容量包括 256 MB、512 MB 和 1 GB。91) 2003 年3 月 27 日　LTO 2 公布通过兼容性验证的厂商HP、IBM 与 Seagate Removable Storage 公布第 2 代 LTO 通过兼容性验证的许可厂商。LTO-2 单盒原生容量为 200 GB，原生传输速度约 40 MB/s，推动该代产品互换使用。92) 2003 年4 月　Sony BDZ-S77 在日本推出早期 Blu-ray 录像机及其约 23 GB 介质进入消费市场。标准路线开始变成可购买的设备，之后发展出常见的 25 GB 单层和 50 GB 双层产品。93) 2003 年　首代SAS 标准完成Serial Attached SCSI 的原始标准为 INCITS 376-2003，早期链路为 3 Gbit 每秒。SAS 保留企业级 SCSI 体系，后来服务 HDD 和 SSD，发展出双端口、扩展器等系统能力。94) 2003 年　miniSD卡推出miniSD 将 SD 卡家族缩小到约 21.5 × 20 × 1.4 mm，面向手机等便携设备，可使用适配器连接标准 SD 卡槽；它后来与更小的 microSD 并存。95) 2004 年 4 月　SATA 2.0 规范发布SATA-IO 的历史目录将 SATA Revision 2.0 记为该月，链路速率提高到 3 Gbit/s，并包含原生命令队列等能力，使硬盘及后来的 SATA SSD 获得更高主机带宽。96) 2004 年10 月 25 日　LTO 3 公布 WORM 规格LTO Program 公布第 3 代一次写入、多次读取规格，服务防止覆盖修改的归档。LTO-3 原生容量为 400 GB，原生传输速度约 80 MB/s；介质在当年继续推进兼容性验证。97) 2004 年12 月 14 日　Toshiba发布垂直磁记录 HDD 方案12 月 14 日公布 MK4007GAL、MK8007GAH：1.8 英寸、40 GB 和 80 GB，40 GB 型号高度 5 mm。计划于 2005 年分批量产。把磁化方向转到垂直盘面的方向，有助于继续提高密度。98) 2005 年 3 月 8 日　PCIe 1.1 基础规范批准PCI-SIG 的规范目录记录 PCIe 1.1 批准日期。首代 PCIe 链路为每通道 2.5 GT/s，后来成为 PCIe 闪存卡和 SSD 使用的基础互连体系。99) 2005 年7 月 13 日　SD Association 公布 microSDSD Association 正式公布 microSD，尺寸为 11 × 15 × 1 mm。闪存与控制器被放入更小卡片，适合手机及便携设备，并通过适配器兼容标准尺寸 SD 卡槽。100) 2005 年9 月 30 日　Sony与 SanDisk 公布Memory Stick MicroMemory Stick Micro 又称 M2，尺寸约 15 × 12.5 × 1.2 mm，面向手机等小型设备。微型受管理闪存卡继续减少可移动存储占用的空间。101) 2006 年1 月 4 日　SDHC扩大 SD 容量范围SD Association 公布 SDHC，容量范围为大于 2 GB 至 32 GB，配合新的寻址方式与 FAT32 文件系统，使 SD 家族突破首代容量范围。102) 2006 年7 月 10 日　Freescale的 4 Mbit MRAM 商用Freescale 宣布 4 Mbit MR2A16A MRAM 商用，容量为 512 KiB，采用磁隧道结保存数据。产品支持类似并行存储器的访问，磁性非易失性存储进入独立芯片市场。103) 2006 年9 月 5 日　Samsung发布 moviNAND 样品9 月 5 日公布 1 GB、2 GB 产品，把 NAND、MMC 控制器和固件放入同一产品，接口速度公布为 52 MB 每秒，计划当月量产。受管理闪存使手机厂商不必自行处理全部裸 NAND 问题。104) 2006年 12 月 20 日　PCIe 2.0 基础规范批准PCI-SIG 目录记录 PCIe 2.0 批准日期，每通道速率提高到 5 GT/s。该链路随后用于高速闪存扩展卡和 PCIe SSD，推动主机接口带宽继续增长。105) 2006 年12 月　ONFI 1.0 NAND 接口规范完成Open NAND Flash Interface 1.0 统一 NAND 引脚、命令及参数信息，减少控制器适配不同裸 NAND 器件的难度，建立开放 NAND 接口的版本体系。106) 2007年 1 月 10 日　LTO 4 技术许可及规范公布LTO Program 公布第 4 代技术许可。单盒原生容量提高到 800 GB，原生传输速度约 120 MB/s，并加入驱动器硬件加密，服务企业备份和安全归档。107) 2007 年4 月 16 日　Sony与 SanDisk 公布SxS 存储卡SxS 使用 PCIe 和 ExpressCard/34 外形，面向专业摄像设备及高码率影像工作流，将高速主机接口引入可移动闪存卡。108) 2007 年4 月 18 日　Fujitsu推出 2 Mbit FRAMFujitsu 公布 MB85R2001、MB85R2002 量产，容量为 2 Mbit、约 256 KiB。FRAM 利用铁电极化状态保存数据，支持快速反复改写，适合仪表、控制和关键运行记录。109) 2007 年5 月 30 日　NVMHCI工作组成立Intel 宣布与 Dell、Microsoft 等建立 Non-Volatile Memory Host Controller Interface 工作组，研究面向非易失性存储的主机接口，是后来 NVMe 标准化的重要前期节点。110) 2007年 6 月 12 日　Toshiba 公布 BiCS 三维闪存研究Toshiba 公布 BiCS 三维闪存研究，将存储单元沿垂直方向堆叠。相比继续缩小二维平面单元，这一路线通过增加层数扩展容量，是后来三维 NAND 的重要研究节点。111) 2007 年　CFast规格路线公布CompactFlash Association 公布采用 SATA 接口的 CFast 路线，改变传统 CF 的并行 ATA 连接方式。卡片仍是闪存加控制器的产品，主机通过标准化接口访问数据。112) 2008 年4 月 11 日　IBM团队发表 Racetrack 磁畴壁存储研究Stuart S. P. Parkin、Masamitsu Hayashi、Luc Thomas 等人在 Science 发表赛道存储研究，利用电流移动纳米线中的磁畴壁，以磁畴排列保存数据；该节点属于器件研究。113) 2008年 5 月　HP 团队发表忆阻器实验论文HP 的 Dmitri Strukov、Gregory Snider、Duncan Stewart、R. Stanley Williams 在 Nature 发表 TiO2 器件研究，报告与忆阻器模型相联系的电阻状态变化，是电阻式器件研究的重要节点。114) 2008 年9 月 8 日　Intel X18-M 与 X25-M SSD 开始交付9 月 8 日宣布 80 GB MLC 产品出货，分别采用 1.8 英寸和 2.5 英寸外形、SATA 接口。更成熟的控制器和多通道 NAND 管理，使 SSD 加速进入个人计算机市场。115) 2008年 11 月 12 日　USB 3.0 规范第一版完成USB 3.0 Revision 1.0 文档发布，SuperSpeed 链路速率为 5 Gbit/s，并增加独立收发通道，为 U 盘、移动硬盘及外部 SSD 提供更高速接口。116) 2008 年　GigaDevice推出 GD25 串行NOR 产品GigaDevice 产品史记录了首款 8 Mbit、约 1 MB 的 GD25 SPI NOR。串行接口减少引脚数量，适合保存启动代码和固件；该节点是该公司的首代产品。117) 2009 年1 月 7 日　SDXC将容量上限扩展到 2 TBSD Association 公布 SDXC，容量范围为大于 32 GB 至 2 TB，并采用 exFAT 文件系统。新的卡片家族面向更大容量文件和高清影像，2 TB 是规范容量上限。118) 2009年 5 月 27 日　SATA 3.0 规范发布SATA-IO 公布 SATA Revision 3.0，链路速率提高到 6 Gbit/s，扣除 8b/10b 编码后约 600 MB/s。新规范为硬盘和 SATA SSD 提供更高带宽。119) 2009 年　CFast 1.0 规范与首批卡片发布CompactFlash Association 的历史资料将本年列为 CFast 1.0 发布及首批卡片节点。SATA 接口的 CFast 在卡片内集成闪存控制器，服务工业和专业影像设备。2010年代120) 2010 年1 月 19 日　LTO 5 规范公布第 5 代 LTO 单盒原生容量为 1.5 TB，原生速度约 140 MB/s，并采用双分区能力，为后来按文件方式访问磁带的 LTFS 提供基础。121) 2010年 3 月　eMMC 4.41规范发布JEDEC JESD84-A441 定义 eMMC 4.41，使焊接式 NAND 与控制器组合形成标准化受管理存储，完善启动、可靠写入及受保护数据等功能，服务移动和嵌入式设备。122) 2010 年4 月 21 日　Numonyx发布 Omneo PCM 产品Numonyx 推出 Omneo P5Q、P8P 相变存储器，容量 128 Mbit、约 16 MiB，分别提供 SPI 或并行接口。通过晶态与非晶态的电阻差保存数据，PCM 进入实际芯片产品。123) 2010 年6 月 23 日　SD Association 公布 UHS I 高速接口UHS-I 将 SDHC、SDXC 的最高总线速度提高到 104 MB/s，同时引入 UHS Speed Class 标记。总线速度与保证的最低连续写入等级分别用于描述不同能力。124) 2010 年6 月 25 日　Blu-ray Disc Association 发布 BDXLBDA 公布多层可记录蓝光 BDXL 最终规范，三层光盘支持 100 GB，可重写或一次写入；四层一次写入光盘支持 128 GB，面向更高容量归档。125) 2010年 11 月 17 日　PCIe 3.0 基础规范公开发布PCI-SIG 公布 PCIe 3.0，单通道速率为 8 GT/s，并采用 128b/130b 编码。新规范减少编码开销，后来广泛用于 NVMe SSD；目录批准日期为 11 月 10 日。126) 2010 年12 月 14 日　Toshiba公布企业级 SAS SSDMKx001GRZB 为 2.5 英寸、6 Gbit 每秒 SAS，使用 32 nm SLC NAND，容量 100 GB、200 GB、400 GB，计划 2011 年第一季度送样。SAS SSD 进入既有企业存储生态，延续 SCSI 命令和系统设计。127) 2010 年　SAS 2 正式标准完成INCITS 457-2010 即 SAS-2，把企业串行 SCSI 链路推进到 6 Gbit/s，支持新一代硬盘、SSD 和扩展器，延续企业级 SCSI 命令与互连体系。128) 2011 年1 月 5 日　SD Association 公布 UHS IIUHS-II 增加第二排接点，最高总线速度为 312 MB/s，卡片外形保持不变。新的高速连接面向高分辨率拍摄和专业数据记录。129) 2011 年2 月 24 日　JEDEC发布 UFS 1.02 月 24 日公布 JESD220。Universal Flash Storage 面向移动设备，把 NAND 管理与高速串行接口结合，后来逐步承担高性能手机存储的角色。130) 2011年 3 月 1 日　NVMe 1.0 规范正式完成NVM Express 1.0 于 3 月 1 日完成。它为非易失性块存储设计主机接口与命令机制，利用 PCIe 和多队列组织降低旧式存储接口带来的软件负担。131) 2011年 6 月　eMMC 4.5 规范发布JEDEC JESD84-B45 引入 HS200 模式，采用最高 200 MHz、8 bit 总线，理论带宽为 200 MB/s，推动 eMMC 的高速访问及性能管理能力继续演进。132) 2011年 9 月　HfO2 铁电性论文拓展 FeFET 材料路线Tim Böscke、Johannes Müller、Daniel Bräuhaus、Uwe Schröder、Uwe Böttger 等人在 Applied Physics Letters 发表研究。与半导体工艺更易结合的铪基铁电材料，为后续 FeFET 和新式铁电存储提供材料基础。133) 2011 年9 月　JEDEC JESD216 SFDP 规范发布Serial Flash Discoverable Parameters 定义串行闪存的参数发现方式，主机可读取器件容量、命令和相关能力，减少固件对不同 SPI Flash 型号的硬编码。134) 2012 年6 月 25 日　JEDEC公布 UFS 1.1JESD220A 更新首代 UFS 体系，改进面向移动设备的高速受管理闪存规范，继续完善设备接口与主机协同，为后续 UFS 产品建立基础。135) 2012年 8 月 27 日　LTO 6 最终规格公布LTO-6 单盒原生容量提高到 2.5 TB，原生传输速度约 160 MB/s，压缩标称容量为 6.25 TB。该代继续采用加密、WORM 和分区等能力。136) 2012 年8 月　George Church 团队展示较大规模DNA 数据存储George Church、Yuan Gao、Sriram Kosuri 将文字、图片和程序编码到合成 DNA，数据总量约 527 万 bit、约 659 KB，再通过测序恢复。DNA 分子序列成为保存数字信息的实验载体。137) 2012年 10 月 11 日　NVMe 1.1 规范发布NVM Express 更新非易失性存储主机规范，进一步面向企业功能及设备管理需求。多队列和 PCIe 直接访问继续构成 NVMe SSD 的基础。138) 2012 年　128 Gbit TLC NAND 商用Toshiba 的产品史记录了 128 Gbit TLC 商用，约合 16 GB。TLC 每单元保存 3 bit，需要区分 8 个状态，进一步提高密度，也加大了读写和纠错管理的难度。139) 2013 年1 月 23 日　Nick Goldman 团队发表 DNA 数据归档研究Goldman、Ewan Birney 等人在 Nature 报告将合计 739 KB 的文字、图片和音频等文件编码进合成 DNA，并经测序完整恢复，展示多种文件类型的分子存储。140) 2013 年7 月 18 日　Samsung发布 XS1715 NVMe SSDSamsung 公布 XS1715 企业级 NVMe SSD，采用 2.5 英寸外形，最高容量 1.6 TB，计划下半年交付。NVMe 从规范进入完整 PCIe SSD 产品，用于企业存储系统。141) 2013年 7 月 26 日　USB 3.1 规范第一版完成USB 3.1 Revision 1.0 将高速链路提高到 10 Gbit/s，采用 128b/132b 编码，为后来的外部 SSD 提供比首代 SuperSpeed 更高的传输能力。142) 2013 年7 月 30 日　Panasonic宣布 ReRAM MCU 量产计划Panasonic 宣布 8 bit MN101LR 系列 MCU 将于 8 月量产，采用 0.18 μm 工艺的内置 ReRAM。电阻状态保存程序和数据，RRAM 以微控制器内嵌存储的形式进入产品。143) 2013 年8 月 6 日　Samsung开始 24 层V-NAND 量产8 月 6 日宣布 128 Gbit、24 层三维 NAND 量产。电荷俘获结构与垂直堆叠共同改变了 NAND 的扩展方式，三维 NAND 此后逐步成为高密度闪存的核心路线。144) 2013年 8 月　SATA 3.2 纳入新的连接与外形方案SATA 3.2 纳入 SATA Express 和 M.2 等连接方案，将 SATA 与 PCIe 存储的系统连接进一步衔接。M.2 规定板卡形态和连接方式，具体 SSD 可以采用 SATA 或 PCIe。145) 2013年 9 月 9 日　Seagate 公布 SMR HDD 已累计出货百万台9 月 9 日公告表示采用叠瓦式磁记录的硬盘已出货超过 100 万台。相邻磁道部分重叠以增加密度，但改写数据时可能影响邻近磁道，需要专门管理写入。146) 2013 年9 月 18 日　JEDEC公布 UFS 2.0JESD220B 引入更高性能的双通道 UFS 能力，结合 MIPI M-PHY 与 UniPro 体系，为后续手机中的高速内置闪存提供标准基础。147) 2013 年10 月 2 日　JEDEC公布 eMMC 5.0JESD84-B50 的 HS400 模式采用 8 bit 数据总线及双沿传输，理论总线带宽达 400 MB/s。规范文档为 2013 年 9 月版本，本日为公开公告。148) 2013 年11 月 4 日　HGST Ultrastar He6 氦气 HDD 出货11 月 4 日公布 6 TB、3.5 英寸、7 盘片产品，支持 SATA 或 SAS。低密度氦气减少盘片旋转中的阻力和扰动，便于在同一外形内容纳更多盘片。149) 2013 年　GigaDevice推出 8 引脚SPI-NANDGigaDevice 推出 8 引脚 SPI NAND，把较高密度 NAND 与低引脚数串行接口结合，服务嵌入式设备。部分器件集成 ECC，主机仍需承担相应坏块及数据管理。150) 2014 年3 月 10 日　Sony与 Panasonic 公布Archival DiscSony 与 Panasonic 公布 Archival Disc，面向专业长期归档。初代目标为每张 300 GB，采用双面多层光盘结构，后续规划 500 GB 和 1 TB；该次事件是标准及路线公布。151) 2014年 11 月 3 日　NVMe 1.2 规范发布NVM Express 继续扩展客户端与企业 SSD 的接口能力，包含电源管理等改进，使 NVMe 更适合不同平台上的非易失性存储产品。152) 2014 年　Toshiba商用 64 GB UFSUFS 从标准与样品发展为商用受管理存储。裸 NAND 与控制器封装为主机更容易集成的器件，移动设备的存储性能开始明显受益于新的串行接口体系。153) 2014 年　SAS 3 正式标准完成INCITS 519-2014 即 SAS-3，定义 12 Gbit/s 企业串行 SCSI。该代产品以 SAS 硬盘和 SSD 服务双端口、共享访问及高可靠性存储系统。154) 2015年 1 月　Samsung 开始量产 128 GB UFS 2.0Samsung 公司回顾资料记载，该月开始量产 128 GB UFS 2.0，将高速串行接口、NAND 和控制器封装为移动设备内置存储，推动 UFS 在手机中的商品化。155) 2015年 2 月 24 日　JEDEC 发布 eMMC 5.1JEDEC 正式发布 eMMC 5.1。eMMC 在同一封装内组合 NAND、控制器和固件，HS400 模式理论总线带宽为 400 MB/s，并进一步改进命令队列等能力。156) 2015 年3 月 24 日　Toshiba公布符合 eMMC 5.1 的产品Toshiba 公布面向智能手机和平板的 eMMC 5.1 系列，将新规范的能力落实到 NAND 与控制器一体化产品，支持高速访问和改进的命令处理。157) 2015 年5 月 12 日　Ultra HD Blu-ray 规范完成Blu-ray Disc Association 宣布 Ultra HD Blu-ray 规范完成，面向 3840 × 2160 的 4K 数字影音发行，支持更高数据量、HDR 与更宽色域内容，继续扩展只读光盘的产品体系。158) 2015 年7 月 28 日　Intel与 Micron 公布3D XPointIntel 与 Micron 公布 3D XPoint 非易失性存储，采用交叉点阵列和可改变状态的存储单元。该次发布介绍介质技术，后续 Optane 产品将它与控制器和标准接口组合。159) 2015年 9 月 14 日　LTO 7 规格开放许可LTO Program 公布 LTO-7 规格，单盒原生容量为 6 TB，原生传输速度最高约 300 MB/s，压缩标称容量为 15 TB，推动开放磁带跨入更高容量代际。160) 2015 年9 月 22 日　Samsung发布 950 PRO 消费级NVMe SSD9 月 22 日公布，计划 10 月上市。M.2 2280、PCIe 3.0、NVMe，提供 256 GB、512 GB；512 GB 型号顺序读取最高约 2.5 GB 每秒。SSD 开始广泛突破 SATA 带宽范围。161) 2016 年2 月 25 日　SD 5.0 引入 Video Speed ClassSD Association 公布 V6、V10、V30、V60、V90 视频速度等级，分别保证至少 6、10、30、60、90 MB/s 的连续写入能力，帮助视频设备匹配适合的存储卡。162) 2016 年3 月 3 日　Samsung开始交付 15.36 TB SAS SSDPM1633a 采用 2.5 英寸外形和 12 Gbit/s SAS 接口，容量达 15.36 TB。多颗三维 NAND 与控制器组合，使企业 SSD 在较小外形内提供大容量。163) 2016 年3 月 30 日　JEDEC公布 UFS 可移动卡标准JEDEC 发布 UFS Card 1.0，把 UFS 从焊接式内置器件扩展到可移动卡。它是独立的卡片标准，采用 UFS 命令及串行接口，面向便携设备。164) 2016 年4 月 4 日　JEDEC公布 UFS 2.1JESD220C 更新 UFS 2.0，并配套更新主机控制接口和测试相关规范，继续完善性能、安全和设备健康管理。规范文档为 2016 年 3 月版本。165) 2016年 4 月 13 日　Everspin 发布 256 Mbit STT-MRAM 样品4 月 13 日公布新产品，容量约合 32 MiB。自旋转移力矩写入推动 MRAM 继续扩展，适合需要高耐久性和断电保存的部分系统。166) 2016 年6 月 8 日　LTFS格式规范成为 ISO IEC 标准LTO Program 公告确认 SNIA Linear Tape File System 格式规范成为 ISO/IEC 20919 标准。LTFS 利用磁带分区保存索引和文件数据，使磁带可按文件和目录组织。167) 2016 年6 月 9 日　首版NVMe over Fabrics 规范发布NVM Express 发布首版 NVMe over Fabrics，将 NVMe 命令扩展到网络互连，包括 RDMA 和 Fibre Channel 路线，主机可以通过网络访问远端非易失性存储设备。168) 2016 年8 月 31 日　Fujitsu与 Nantero 公布NRAM 开发合作Fujitsu Semiconductor 与 Mie Fujitsu Semiconductor 获得 Nantero 的 NRAM 技术许可，开展 55 nm 产品开发。NRAM 利用碳纳米管网络的状态保存数据，本次事件是技术授权及开发启动。169) 2016 年11 月 21 日　SD Association 引入 A1 应用性能等级Application Performance Class 1 要求随机读取至少 1,500 IOPS、随机写入至少 500 IOPS，以及连续写入至少 10 MB/s，使存储卡性能标记覆盖应用程序访问。170) 2016 年　CompactFlash Association 公布 CFexpress 路线CFexpress 采用 PCIe 与 NVMe，将高速 SSD 的接口体系引入可移动卡。它与采用 SATA 的 CFast、采用 ATA 体系的传统 CF 属于不同产品路线。171) 2017 年2 月 22 日　UHS III 高速 SD 接口公布SD Association 公布 UHS-III，最高总线速度提高到 624 MB/s，采用与 UHS-II 相关的新增接点体系，面向更高数据量的摄影和视频记录。172) 2017 年2 月 27 日　SD 6.0 引入 A2 应用性能等级A2 要求随机读取至少 4,000 IOPS、随机写入至少 2,000 IOPS，连续写入至少 10 MB/s，并引入命令队列、缓存等配套机制，需要兼容主机发挥相应能力。173) 2017 年3 月 3 日　DNA Fountain 论文发表Yaniv Erlich 与 Dina Zielinski 在 Science 发表 DNA Fountain，利用喷泉码提高 DNA 数据存储效率和容错能力，演示约 2 MB 数字信息的编码、合成与恢复。174) 2017 年3 月 19 日　Intel发布 Optane DC P4800X SSD3 月 19 日公布，早期型号 375 GB，采用 PCIe 与 NVMe，基于 3D XPoint。相较典型 NAND SSD，它强调低延迟和耐久性，也展示了新介质需要完整产品平台才能进入系统。175) 2017年 4 月 26 日　NVMe 1.3 基础规范批准NVM Express 批准基础规范 1.3，引入设备自测试、Sanitize、Telemetry 和虚拟化管理等功能；官方变更概览日期为 5 月 1 日，后续修订文件确认原版批准日期为 4 月 26 日。176) 2017 年6 月　JEDEC 发布xSPI 规范JESD251 规定 eXpanded Serial Peripheral Interface，面向高性能串行非易失性存储，支持更宽的数据传输组织，让串行 Flash 继续提高带宽。177) 2017 年9 月 22 日　USB 3.2 规范发布USB 3.2 定义双通道传输，最高链路速率为 20 Gbit/s，为 USB-C 移动 SSD 等外部存储提供更高带宽。最高速模式需主机、设备和线缆共同支持。178) 2017年 10 月 17 日　LTO 8 规格公布LTO-8 的单盒原生容量为 12 TB，最高原生速度约 360 MB/s，压缩标称容量为 30 TB。新代介质继续提供加密、WORM 和 LTFS 支持。179) 2017年 10 月 23 日　PCIe 4.0 基础规范公开发布PCI-SIG 公告发布 PCIe 4.0，单通道速率提高到 16 GT/s。规范目录批准日期为 10 月 5 日；新带宽后来由 PCIe 4.0 SSD 控制器和主机平台实现。180) 2017 年　CFexpress 1.0 规范发布CompactFlash Association 发布 CFexpress 1.0，采用 PCIe 和 NVMe，使可移动存储卡沿用高速 SSD 的主机访问体系，后续扩展为多种尺寸和通道配置。181) 2018 年1 月 30 日　JEDEC公布 UFS 3.0UFS 3.0 与 UFSHCI 3.0 同时公布，采用更新的 M-PHY 和 UniPro 协议，最高每通道物理速率为 11.6 Gbit/s，推动移动存储接口继续提速。182) 2018 年2 月 20 日　Samsung量产 30.72 TB SAS SSDPM1643 采用 2.5 英寸外形和 SAS 接口，容量达 30.72 TB，使用 64 层、512 Gbit TLC V-NAND，面向企业高密度存储。183) 2018 年6 月 27 日　SD 7.0 引入 SD Express 与SDUCSD 7.0 引入采用 PCIe 3.0 和 NVMe 的 SD Express，单通道理论传输带宽约 985 MB/s；同时定义 SDUC，容量范围扩展至大于 2 TB 到 128 TB。上述容量和速度属于规范能力。184) 2018年 8 月 6 日　长江存储公布 Xtacking架构长江存储公布 Xtacking，将 NAND 存储阵列与外围电路放在分别加工的晶圆上，再通过金属互连键合，使两部分可以独立优化制造工艺。185) 2018 年8 月 7 日　Samsung公布消费级 QLC SSD 量产Samsung 宣布消费级 QLC SSD 量产，产品采用 2.5 英寸 SATA 外形，容量达 4 TB。QLC 每单元存储 4 bit、区分 16 个状态，以较高位密度提供更大容量闪存产品。186) 2019 年1 月 30 日　Samsung量产 1 TB eUFSSamsung 公布面向移动设备的 1 TB 嵌入式 UFS 产品，将高容量 NAND 与控制器组合在小型封装中，手机内置闪存进入 TB 级容量。187) 2019 年2 月 25 日　SD 7.1 引入 microSD ExpressSD 7.1 将 PCIe 3.0 与 NVMe 引入 microSD Express，沿用 11 × 15 × 1 mm 卡片外形，单通道理论带宽约 985 MB/s，需要兼容 Express 的主机或读卡器。188) 2019 年2 月 27 日　Samsung量产 512 GB UFS 3.0Samsung 宣布 512 GB eUFS 3.0 量产，把新一代 UFS 规范落实到手机内置存储，公布的顺序读取速度最高约 2.1 GB/s。189) 2019年 3 月 6 日　Samsung 开始 28 nm eMRAM 商业出货Samsung 宣布 28 nm FD-SOI 嵌入式 MRAM 商业出货。磁性非易失性单元进入片内存储工艺平台，供芯片设计者集成代码或数据存储。190) 2019年 3 月 21 日　Microsoft与华盛顿大学演示自动化 DNA 存储团队用自动化系统将 hello 编码成 DNA、完成合成，再测序并恢复为数字数据，演示从写入到读回的端到端流程；这是约 5 B 内容的概念验证。191) 2019 年5 月 27 日　Phison发布 PCIe 4.0 E16 SSD 控制器Phison 公布 PS5016-E16 PCIe 4.0 SSD 控制器及配套方案，顺序性能目标约 5 GB/s，配合 AMD 新平台。控制器将 NAND 访问、纠错和主机 PCIe/NVMe 接口组合成完整 SSD。192) 2019年 5 月 28 日　PCIe 5.0 基础规范批准PCI-SIG 目录记录 PCIe 5.0 批准日期，每通道速率提高到 32 GT/s，继续使用 128b/130b 编码，为后来的高速 NVMe SSD 和存储控制器提供链路基础。193) 2019年 6 月 10 日　NVMe 1.4 基础规范完成NVMe 1.4 增强设备管理、错误处理和资源控制等能力，继续面向企业及客户端 SSD。该日期记录的是规范文档版本，后续产品逐步实现相关功能。194) 2019 年6 月 26 日　SK hynix 量产 128 层4D NANDSK hynix 公布 128 层、1 Tbit TLC NAND 量产，将外围电路布置在存储阵列下方，使用 4D NAND 商品名称；物理存储结构仍属于三维 NAND。195) 2019年 9 月 2 日　长江存储宣布 64 层 Xtacking NAND 量产长江存储将 64 层三维 NAND 与 Xtacking 晶圆键合架构结合并宣布量产，技术从此前的架构发布推进到实际制造阶段。196) 2019 年9 月 3 日　USB IF 公告发布 USB4 规范USB4 采用基于 Thunderbolt 的架构，最高速率为 40 Gbit/s，能够承载 PCIe 等数据传输。规范文档日期为 8 月 29 日，本日为公开公告，为移动 SSD 连接提供新的路线。197) 2019 年11 月 13 日　Sony公布第 3 代Optical Disc ArchiveSony 发布第 3 代 Optical Disc Archive，计划 2020 年 1 月推出。ODC5500R 介质盒包含 11 张 500 GB 光盘，整盒容量为 5.5 TB，用于专业归档系统。198) 2019 年　CFexpress 2.0 扩展为 A B C 三种卡型CFexpress 2.0 保留 Type B，并增加较小的 Type A 和较大的 Type C，采用不同 PCIe 通道配置；同一 NVMe 体系覆盖多种专业存储卡尺寸。199) 2019年　SAS 4 标准完成INCITS 534-2019 即 SAS-4，将企业串行 SCSI 推进到俗称 24G SAS 的代际，继续服务双端口企业硬盘、SSD 和扩展器互连。2020年代200) 2020 年1 月 30 日　JEDEC的 UFS 3.1 规范发布JEDEC 公布 UFS 3.1，即 JESD220E，新增 WriteBooster、DeepSleep 和性能节流通知等能力，分别改善写入性能、待机功耗及主机对器件状态的管理。201) 2020年 2 月 20 日　Kioxia PCIe 4.0 CM6 与 CD6 交付客户Kioxia 宣布 PCIe 4.0 企业 SSD CM6、CD6 已向符合条件的客户交付。产品采用 NVMe 1.4 与 U.3，CM6 最高顺序读取约 6.9 GB/s，将新链路带宽引入企业存储产品。202) 2020年 4 月 13 日　长江存储公布 128 层 QLC NAND长江存储公布 X2-6070，采用 128 层结构，单 die 容量 1.33 Tbit，约 166 GB，已与 SSD 控制器厂商合作验证；这是新器件发布及验证节点。203) 2020 年5 月 19 日　SD 8.0 提高 SD Express 链路能力SD 8.0 为标准尺寸 SD Express 引入 PCIe 4.0 及双通道组合，最高理论带宽约 3,940 MB/s。单通道与双通道、不同 PCIe 代际对应不同速度配置。204) 2020年 9 月 9 日　LTO 9 规格开放许可LTO Program 公布第 9 代规格，单盒原生容量为 18 TB，原生传输速度最高约 400 MB/s，压缩标称容量为 45 TB，延续 2.5∶1 压缩假设。205) 2020年 11 月 9 日　Micron 开始出货 176 层 NANDMicron 宣布 176 层 NAND 已出货，通过三维堆叠及外围电路架构提高密度和性能，为 SSD、移动及其他闪存产品提供新一代基本器件。206) 2021 年2 月 18 日　Toshiba MG09 使用 FC-MAMRToshiba 公布 MG09 企业硬盘，容量 18 TB，采用 3.5 英寸外形、9 张盘片和氦气封装。FC-MAMR 即磁通控制微波辅助磁记录提高写入能力，并保留常规磁道组织。207) 2021年 6 月 3 日　NVMe 2.0 重构规范体系6 月 3 日发布新的规范库，将基础规范、命令集与传输规范分开，纳入分区命名空间等能力。NVMe 从单一 SSD 接口继续发展为可扩展的存储体系。208) 2021年 9 月 7 日　Quantum 公布 LTO 9 驱动器可供货Quantum 宣布面向企业和中端磁带系统的 LTO-9 驱动器可供货。18 TB 原生磁带容量开始落实到具体带库和驱动器产品，区别于前一年的规格许可。209) 2022 年1 月 3 日　Phison公布 E26 PCIe 5.0 SSD 架构Phison 在 CES 前公告介绍 PS5026-E26，作为其首代 PCIe 5.0 SSD 架构，将新主机链路与 NAND 管理结合，面向客户端及其他高性能 SSD 产品开发。210) 2022 年1 月 11 日　PCI-SIG发布 PCIe 6.0PCI-SIG 发布 PCIe 6.0，单通道速率为 64 GT/s，采用 PAM4 信号、FLIT 数据组织和前向纠错，为后来的高速 SSD 及其控制器提供新一代链路规范。211) 2022年 5 月 17 日　SD 9.0 增加半嵌入式存储能力SD Association 公布 SD 9.0，新增启动、TCG Storage 及 RPMB 相关安全能力，使 SD 卡可以承担半嵌入式存储和安全数据保存。212) 2022 年7 月 26 日　Kioxia CM7 PCIe 5.0 SSD 向客户交付Kioxia 公布 CM7 PCIe 5.0 NVMe 企业 SSD 已向客户交付，提供 E3.S 和 2.5 英寸形态，最高顺序读取约 14 GB/s。企业 SSD 继续提高带宽，并采用适合服务器的新外形。213) 2022 年7 月 26 日　Micron开始出货 232 层NANDMicron 宣布 232 层 TLC NAND 量产，单 die 容量为 1 Tbit、约 128 GB，采用 CMOS-under-array 等设计，进一步提高三维闪存的密度和接口能力。214) 2022 年8 月 18 日　JEDEC发布 UFS 4.0JEDEC 对外宣布 UFS 4.0，即 JESD220F，使用 MIPI M-PHY 5.0 与 UniPro 2.0，双通道每通道物理速率最高 23.2 Gbit/s，继续提高移动设备存储链路带宽。215) 2022年 10 月 18 日　USB4 2.0 公开发布USB-IF 公布 USB4 Version 2.0，采用新的 PAM3 物理层，支持最高 80 Gbit/s 双向连接，并更新 PCIe 等隧道体系，为后续外部高速存储提供更高带宽。216) 2023 年3 月 30 日　Kioxia与 Western Digital 公布第8 代 BiCSKioxia 与 Western Digital 公布第 8 代 BiCS 三维 NAND，采用 218 层结构和 CBA 晶圆键合架构，将存储阵列与外围 CMOS 分别优化后直接键合。217) 2023 年7 月 24 日　PCIe 6.1 基础规范批准PCI-SIG 目录记录 PCIe 6.1 批准日期，继续完善 PCIe 6.x 的 64 GT/s 链路体系，供 SSD 控制器、主机及其他设备设计遵循。218) 2023 年8 月 28 日　CFexpress 4.0 规范发布CompactFlash Association 公布 CFexpress 4.0，升级至 PCIe 4.0，并保留 Type A、B、C 外形。不同卡型使用不同通道数，专业存储卡沿用 PCIe 与 NVMe 体系提高传输性能。219) 2023 年8 月 29 日　IBM与 Fujifilm 推出50 TB 企业磁带体系IBM 与 Fujifilm 公布 TS1170 驱动器和 3592 JF 介质，单盒原生容量 50 TB，3∶1 压缩假设下标称 150 TB。这是 IBM 3592 企业磁带路线的产品。220) 2023 年10 月 19 日　SD 9.1 扩展 microSD ExpressSD Association 公布 SD 9.1，将 microSD Express 推进到 PCIe 4.0 单通道，最高理论带宽约 1,969 MB/s，并定义 SD Express Speed Class，以保证最低持续写入速度。221) 2023年　SAS 4.1 正式标准完成INCITS 567-2023 即 SAS-4.1，继续修订企业串行 SCSI 的链路与系统互连规范，使企业级存储设备和控制器的兼容体系继续演进。222) 2024 年1 月 17 日　Seagate公布 Mozaic 3 plus HAMR 平台Seagate 公布 Mozaic 3+ 平台，将热辅助磁记录用于 3 TB 级单盘容量路线，推出 30 TB 级 Exos 产品及面向云客户的供货推进计划。223) 2024年 2 月 12 日　PCIe 6.2 基础规范批准PCI-SIG 目录记录 PCIe 6.2 批准日期，在同代高速互连体系中修订规范要求，继续支持面向高带宽存储的实现和互操作。224) 2024年 2 月 21 日　三维纳米光学存储研究达到 Pbit 级路线Miao Zhao、Jing Wen、Hao Ruan、Min Gu 等团队在 Nature 发表三维纳米光学存储研究，以多层、亚衍射尺度记录提高光盘体积密度，讨论 Pbit 级容量潜力；该节点是研究发表。225) 2024 年8 月 6 日　NVM Express 公布 NVMe 2.1 规范库NVM Express 发布基础规范 2.1 及一组新建、更新规范，进一步覆盖 AI、云、企业和客户端存储，完善多个命令集与传输方式的统一体系。226) 2024 年11 月 21 日　SK hynix 宣布 321 层NAND 量产SK hynix 宣布 321 层、1 Tbit TLC NAND 量产，单 die 约 128 GB，计划 2025 年上半年向客户供货。层数和单元位数共同提高三维闪存的容量密度。227) 2025年 1 月 8 日　JEDEC 公布 UFS 4.1 及配套接口规范更新JEDEC 公布 UFS 4.1、UFSHCI 4.1 及相关接口规范更新。JESD220G 文档版本日期为 2024 年 12 月，公开公告日期为本日，继续改进移动存储的性能、效率和系统协同。228) 2025年 1 月 15 日　PCIe 6.3 基础规范批准PCI-SIG 目录记录 PCIe 6.3 批准日期，修订 PCIe 6.x 规范。此日依据无变更标记的正式基础规范目录。229) 2025 年2 月　Kioxia 与Sandisk 展示 332 层BiCS 研究Kioxia 与 Sandisk 在 ISSCC 展示第 10 代 BiCS 研究，采用 332 层、1 Tbit TLC，报告位密度约 29 Gbit/mm²、NAND I/O 最高 4.8 Gbit/s；这些是裸 NAND 研究指标。230) 2025年 3 月 11 日　NVMe 2.2 基础规范批准NVM Express Base Specification Revision 2.2 文档标注本日为批准日期，继续修订非易失性存储的主机访问、命令和管理基础；这是规范版本节点。231) 2025 年6 月 11 日　PCIe 7.0 基础规范发布PCI-SIG 发布 PCIe 7.0，单通道速率为 128 GT/s，继续采用 PAM4 和 FLIT 体系，为更高带宽 SSD、控制器及存储系统建立通用互连标准。232) 2025年 6 月 11 日　PCIe 6.4 基础规范批准PCI-SIG 目录记录 PCIe 6.4 与 PCIe 7.0 在本日的版本节点，在发展下一代链路的同时继续维护 64 GT/s 代际规范。233) 2025 年7 月 21 日　Kioxia LC9 公布 245.76 TB SSD 送样Kioxia 美国公告介绍 LC9 PCIe 5.0 NVMe QLC SSD，最高容量 245.76 TB，对应 2.5 英寸及 E3.L 产品形态，并有其他容量与 E3.S 配置。发布时向选定客户送样。234) 2025年 7 月 29 日　Micron 9650 PCIe 6.0 SSD 开始送样Micron 公布 9650 PCIe 6.0 NVMe SSD 开始送样，最高顺序读取约 28 GB/s、写入约 14 GB/s，提供 E3.S、E1.S 及风冷、液冷选项，面向数据中心和 AI 工作负载。235) 2025 年8 月 5 日　NVM Express 公布 NVMe 2.3 规范库NVM Express 公布 NVMe 2.3 基础规范及多项规范更新，继续面向 AI、云、企业和客户端存储。基础文档批准日期为 8 月 1 日，公开公告日期为本日。236) 2025 年8 月 13 日　LTO 10 公布 30 TB 原生规格LTO Program 公布第 10 代规格，单盒原生容量 30 TB，原生传输速度最高约 400 MB/s；75 TB 为 2.5∶1 压缩假设下的标称容量。237) 2025 年11 月 12 日　LTO 10 增加 40 TB 原生介质规格LTO Program 公布 40 TB 原生容量的 LTO-10 介质规格，压缩标称容量为 100 TB，规划 2026 年第一季度供货。新介质继续使用 LTO-10 代际的驱动器体系。238) 2026年 2 月 12 日　Micron 9650 进入量产阶段Micron 宣布 9650 PCIe 6.0 SSD 大规模生产，产品由此前送样进入量产阶段。厂商公布最高顺序读取约 28 GB/s、随机读取约 550 万 IOPS，面向数据中心客户。239) 2026 年2 月 18 日　Microsoft Project Silica 发表玻璃存储成果Microsoft Research Project Silica 团队在 Nature 发表玻璃存储成果：120 × 120 × 2 mm 熔融石英玻璃、301 层、可用容量约 4.8 TB，单束写入约 25.6 Mbit/s；这是完整写入与读取研究系统。240) 2026年 2 月 24 日　Kioxia 开始送样 UFS 5.0 嵌入式闪存Kioxia 公布 UFS 5.0 器件送样，首批提供 512 GB，1 TB 计划随后送样，面向高端手机及移动设备；该节点是厂商产品样品发布。241) 2026 年2 月 26 日　JEDEC公开发布 UFS 5.0 及配套规范JEDEC 公布 UFS 5.0，即 JESD220H，以及 UFSHCI 5.0 等配套规范，结合 MIPI M-PHY 6.0 与 UniPro 3.0，接口性能提升至约 10.8 GB/s；此日为公开公告日期。242) 2026 年3 月 3 日　Seagate Mozaic 4+ HAMR HDD 向云客户批量交付Seagate 公布 Mozaic 4+ HAMR 硬盘，最高容量 44 TB，并称已向两家大型云客户批量出货。HAMR 在写入时局部加热高稳定性磁介质，实现更高磁记录密度。243) 2026年 4 月 2 日　Fujifilm 公布美国市场 40 TB LTO 10 介质可供货Fujifilm 北美公告确认 LTO Ultrium 10 40 TB 数据磁带在美国市场可供货，将此前的规格和供货计划推进到明确地区的实际产品供应。40 TB 为原生容量。244) 2026 年6 月 23 日　Samsung发布 UFS 5.0 产品方案Samsung 公布 UFS 5.0 产品方案，最高容量 1 TB，顺序读取约 10.8 GB/s、写入约 9.5 GB/s，计划 2026 年第四季度量产。本文记录本次产品发布及其量产计划。245) 2026年 8 月 4 日　NVM Express 发布 NVMe 2.4 基础规范等更新NVM Express 公布 NVMe 2.4 基础规范及新一轮规范库更新，涉及传输、管理和启动等部分，继续增强非易失性存储的安全、管理和系统功能。246) 2026年 9 月 17 日　PCIe 7.1 与 6.5 修订版批准PCI-SIG 规范目录记录 PCIe 7.1 和 6.5 的批准日期，继续修订既有高速链路体系，为相应存储控制器及主机平台提供更新后的规范依据。免费下载Saniffer公司白皮书希望获得更多关于PCIe5.0&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试技术和产品，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

千项测试全通过之后国产企业级 SSD 为什么需要 SANBlaze最近，国内一份企业级 SSD 评测公布了千余项测试全部通过的结果。从管理命令、读写与数据校验，到复位、电源、OCP 和带外管理，覆盖面已经相当可观。这类结果值得肯定，它说明国产 SSD 的验证工作正在做细，也让产品能力有了可以检查的测试记录。如果下一步是进入海外服务器厂商、存储系统厂商和大型数据中心的采购名单，研发团队还要往前走一步。对方需要知道这些测试对应哪个规范版本、如何判定通过、异常条件怎样设置，以及产品能否通过独立实验室和客户自己的验证。“全部 PASS”有价值，但还需要把它背后的证据交代清楚。这也是我们建议国产企业级 NVMe SSD 厂商如果计划未来出海，或者想获得全球客户认可，获得UNH IOL官方认证和测试，那么就要优先采用国际认可的测试工具，将其纳入核心研发验证环境的原因。SANBlaze是全球企业级 NVMe SSD 测试领域的领导厂商，其优势在于成熟的存储验证体系，以及与新罕布什尔大学互操作实验室 UNH-IOL 的长期的战略技术合作。对希望进入国际供应链的团队来说，这种合作有助于把内部测试与国际通行的验证要求接起来。上图非常直观地展现了，NVMe 官方组织，UNH IOL 实验室，SanBlaze 之间的战略合作关系。简单讲，NVMe 协议官方组织授权 UNH IOL Labs 作为全球官方的认证机构，UNH IOL Labs 和 SanBlaze 是战略合作伙伴，从 UNH IOL Labs 官方网页可以清楚看到：SanBlaze 是 UNH IOL Labs 官方推荐测试工具SanBlaze 硬件是业内唯一 UNH IOL Labs 支持并授权可以安装其最新 NVMe 兼容性测试软件 Interact 的测试工具SanBlaze 硬件是业内唯一 UNH IOL Labs 用来进行 OCP 认证测试的测试工具SanBlaze 硬件是业内唯一 UNH IOL Labs 用来进行企业级 SSD 的 I2C/I3C/SMBUS 认证的测试工具SanBlaze 硬件是业内唯一 UNH IOL Labs 用来进行 NVMe over Fabric 认证的测试工具我们下面展开简单讲讲企业级 NVMe SSD 测试应该关注的一些方面。测了多少项之外 还要看测试依据和覆盖范围同样叫“掉电测试”，差别可能很大。掉电发生在什么负载下，写入是否已经完成，是否执行了 Flush，电源和复位信号的先后关系如何，恢复后核对哪些数据，都会影响结论。报告中只有一个 PASS，客户很难据此判断自己的使用条件是否被覆盖。IOL、OCP、MI 这些分类名称也一样。比如，公开评测所展示的 IOL 类别记录主要围绕 Identify Command，能够检查设备识别信息和命令响应。要评价完整的 NVMe 一致性，还需要对照目标测试计划检查其他适用项目。测试套件中有一个 IOL 测试组，与产品通过 UNH-IOL 正式测试、进入 NVMe Integrator’s List，是不同的事情。OCP 项目全部通过，也要对应具体规范版本和适用条款；MI 基础命令正常，则还需要继续检查管理消息、异常返回及恢复过程。对于客户要求的功能，应拿出对应的测试记录，不能用一个分类名称代替覆盖范围。这并不影响已有测试的价值。它提醒我们在准备客户材料时，把用例执行结果、第三方测试结果和客户验收结果分别说明。尤其是面向海外客户，能提供测试计划版本、固件版本、完整日志和可重复的操作条件，往往比增加一张“全通过”的截图更有帮助。SanBlaze的设备从NVMe协议发起前就已经成为存储业内权威的测试工具，和UNH IOL Labs在FC, FCoE, iSCSI, SAS/SATA 等方面合作时间超过20年。SanBlaze伴随着NVMe协议从version 1.0到现在的2.4，已经成为全球所有企业级NVMe SSD都在使用的产品，目前提供超过2000+测试用例，这些测试用例的开发不是SanBlaze内部研发部门“想”出来的，而是真真切切来自业内从CSP，大型SSD controller和SSD盘的厂商的真实的测试需求。采用SanBlaze，类似于你站在“巨人”肩膀上进行测试，可以大大提供你的测试效率。测试的目标不是“全部通过”，而是在你的产品真正发布到市场以前最大化地暴露你的各种问题，然后引导你修复这些问题，从而在产品真正出货后最大化地保证产品的信誉。SANBlaze 与 UNH IOL 的五个合作方向UNH-IOL 承担 NVMe 标准一致性与互操作性测试服务，NVMe Integrator’s List 收录的是通过相应测试的产品。SANBlaze 与它的关系已经深入到测试软件适配、脚本联合开发和实验室测试工具的实际使用。下面五个方向，最值得国产企业级 SSD 团队关注。1 UNH IOL 推荐的 NVMe SSD 测试硬件平台UNH-IOL 的测试工具资料介绍了 SANBlaze SBExpress 和 VirtuaLUN。SBExpress 将 NVMe 功能测试与电源、复位、热插拔、双端口、时钟模式和带外管理等能力结合，供研发、验证和质量团队使用。工程师可以先建立正常读写记录，再在持续 I/O 中改变电源、复位或链路条件，检查设备如何恢复、数据是否符合预期。对于产品承诺支持的双端口、SRIS／SRNS、保护信息等特性，也可以安排专项验证。具体能力按所选硬件和软件配置展开，不用把每次异常测试都变成一次临时搭台。2 UNH IOL INTERACT 的授权适配硬件平台这是双方合作中非常直接的一项。UNH-IOL 在 2025 年 7 月的公告中明确，IOL INTERACT 已获授权在 SANBlaze SBExpress-DT5 和 SBExpress-RM5 上运行，用于产品送测前的预验证。INTERACT 由 UNH-IOL 开发，并用于 NVMe 一致性测试。研发团队因此可以在自己的 SANBlaze 环境里，使用实验室开发的测试软件检查固件实现，提前发现问题，修改后再次验证。相比送测时才发现测试理解存在差异，这种安排更适合日常开发，也有助于减少来回修改和重复送测。SBCert 与 INTERACT 可以承担不同任务：前者组织日常功能验证和自动化回归，后者帮助团队对齐 UNH-IOL 的一致性预验证。选型时，应同时确认 INTERACT 授权、软件版本和目标硬件支持范围。在SanBlaze平台上购买UNH IOL Interact license后，使用UNH IOL同一个软件进行测试，你测试的结果和到UNH IOL测试完全一致。所以，你的SSD只要在SanBlaze测试通过，那么你只要保持该SSD硬件和firmware不变，你送到UNH IOL Labs测试NVMe协议一定是100%通过。3 UNH IOL OCP SSD 测试采用的硬件平台双方从 2022 年起联合开发 OCP 数据中心 NVMe SSD 测试脚本，成果用于 SANBlaze 产品和 UNH-IOL 测试服务。UNH-IOL 的 OCP 服务页面还明确说明，其 OCP NVMe 2.5 /2.6 测试采用 SANBlaze 设备。OCP 验证要面对数据中心的设备行为、日志与遥测、维护操作、异常恢复等要求。国产 SSD 团队使用双方合作的测试工具和脚本，可以更早地按照目标要求检查实现，并为客户评估准备相应记录。一份报告写着“OCP 通过”时，客户仍然会关心它对应的版本、适用项目和测试条件。把这些信息与固件版本一起保留下来，后续升级、问题复现和客户复核才有依据。在SanBlaze平台上购买OCP license后，使用UNH IOL同一个软件进行测试，你测试的结果和到UNH IOL测试完全一致。所以，你的SSD只要在SanBlaze测试通过，那么你只要保持该SSD硬件和firmware不变，你送到UNH IOL Labs测试OCP一定是100%通过。我们现实中已经发现，由于使用了非官方的OCP测试用例测试“全部通过”但是送测UNH IOL Labs很多测试不通过，来来回回折腾，重新购买SanBlaze设备，结果导认证的时间延长了半年近一年的案例。4 UNH IOL I2C I3C SMBus 带外管理测试合作平台按照双方已经建立的企业级带外管理测试合作安排，SANBlaze 是 I2C、I3C、SMBus 相关测试的指定合作硬件平台。这部分合作把研发团队的管理接口验证与后续实验室测试进一步衔接起来。对服务器里的 SSD 而言，主机能够正常读写只是其中一条路径。BMC 还需要发现设备、读取健康信息、传递管理消息，并完成相应的维护操作。发生复位、固件更新或业务 I/O 异常时，管理通道的行为同样需要检查。SANBlaze 的管理测试体系涉及 NVMe-MI、MCTP，以及相应的 SMBus、I2C、I3C 接口能力。研发团队可以把这些测试纳入固件回归，检查消息处理、错误返回和状态恢复。对于希望进入海外服务器及数据中心供应链的 E1.S、E3.S 等企业级产品，这项工作应在设计和固件开发阶段就开始安排。UNH IOL Labs自身没有硬件平台，对于企业级SSD最基本的带外管理全部使用SanBlaze硬件平台，尤其是PCIe 6.0的I3C/SMBUS的测试和验证。所以，你的SSD只要在SanBlaze测试通过，那么你只要保持该SSD硬件和firmware不变，你送到UNH IOL Labs测试I2C/I3C/SMBUS带外管理一定是100%通过。5 UNH IOL NVMe over Fabrics 测试合作平台SANBlaze 与 UNH-IOL 的合作也延伸到 NVMe over Fabrics。VirtuaLUN 长期用于相关互操作测试，能够模拟 Initiator 和 Target，围绕 FC、RoCE、TCP 等传输方式组织验证；SANBlaze VLUN 的相关配置也曾进入 UNH-IOL 的 NVMe-oF Integrator’s List。这对同时面向 JBOF、共享存储和存储整机的团队尤其有用。SSD 放入系统之后，客户看到的是主机、网络、控制器和存储设备共同完成的服务。验证需要继续观察连接建立、负载、异常处理和恢复行为。SANBlaze 分别提供本地 PCIe NVMe 和 NVMe-oF 测试能力，团队可以按产品层次安排验证。方案应按传输方式配置相应的网卡、FC HBA 和软件授权，明确测试边界后再组织执行。对于从事NVMe over Fabric的initiator和target芯片和设备开发的公司，UNH IOL Labs直接采用SanBlaze的硬件测试工具进行测试和验证。所以，你的NVMoF产品只要在SanBlaze测试通过，那么你只要保持该产品的硬件和firmware不变，你送到UNH IOL Labs测试一定是100%通过。海外客户需要的验证材料 应该从研发阶段开始积累SANBlaze 的价值还体现在固件持续变化之后。一次测试全部通过，只能对应那次设备、固件和测试条件。新固件修改了掉电恢复逻辑、增加了管理功能，或者调整了队列处理，相关用例都需要重新运行。SBCert 自动化框架可以组织测试、记录结果并生成报告，也可以通过 Python、CLI 和 API 接入企业自己的回归流程。团队应同时保留失败、跳过和不适用项目的原因，让客户能够理解哪些能力已经验证，哪些还需要补测。企业级特性也需要用具体行为证明。保护信息测试可以故意提供错误的 Guard、Application Tag 或 Reference Tag，观察设备是否正确报告错误；掉电恢复测试需要核对已完成写入、未完成命令及恢复后的数据状态；产品如果宣称支持双端口、FDP、ZNS 或安全功能，就应按其承诺和客户要求安排专项测试。偶发问题则要把现象与过程关联起来。SANBlaze 支持与 SerialTek PCIe 协议分析仪联动，在检测到异常时触发抓取，保留事件前后的协议记录。固件工程师可以结合测试日志、供电与控制条件、PCIe Trace 分析问题，给客户解释故障如何发生、修改后如何验证。采购 SANBlaze，是在建立一套能够长期使用的研发验证基础。团队可以在内部持续回归，借助 INTERACT 做送测前预验证，再按目标完成 UNH-IOL 正式测试和客户 Qualification。测试材料随开发过程逐步积累，客户需要复核时，就有完整记录可以提供。面向全球市场 应尽早把 SANBlaze 纳入核心验证平台采用 SANBlaze，有助于让国产企业级 SSD 的研发团队使用国际存储行业熟悉的工具，与 UNH-IOL 的测试体系建立直接衔接。这能够为海外客户评估提供更清楚、可复核的依据，也有助于降低新供应商进入验证流程时的沟通成本。设备采购、产品认证和客户采购批准各有自己的条件。购买 SANBlaze 后，产品仍要通过相应测试，客户也仍会按照自己的系统和业务要求验收。SANBlaze 提供的，是更成熟的验证能力，以及通向这些验证环节的明确路径。对于已经具备扎实产品基础、准备进入全球企业级存储供应链的国产 NVMe SSD 厂商，我们建议尽早采购 SANBlaze，将它作为核心研发验证平台。让每次固件更新、每项企业级功能和每次异常恢复都有记录可查，国际客户才有充分依据把产品放进自己的系统。Saniffer 可结合产品接口、目标特性和客户验证要求，协助确定硬件、软件授权与测试配置。对于上述SANBlaze 与 UNH IOL 关于NVMe测试的五个战略合作感兴趣的，可以参考下面的信息下载我们写的针对PCIe和NVMe SSD测试工具白皮书第二章节获得更加详细的内容。免费下载Saniffer公司白皮书希望获得更多关于PCIe5.0&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试技术和产品，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

PCIe 6.0 的设备还在陆续进入实验室，PCIe 7.0 的测试工具已经开始确定交付时间了。2026 年 9 月 29 日，SerialTek 公布了新一代 Kodiak PCIe 7.0 Protocol Test and Analysis System，计划在 2027 年第一季度正式发货。公开资料给出的目标很明确：在 x16 链路上捕获、分析以及产生 128 GT/s PCIe 7.0 流量，同时覆盖 CXL 4.0 相关测试。单看“128 GT/s”这个数字，很容易把它理解成又一次 PCIe 速率翻倍。但如果真正在实验室里做过 Gen5、Gen6 调试，就会发现 Gen7 真正麻烦的地方并不是把分析仪的数字从 64 改成 128，而是：到了这个速率以后，测试工具自己不能成为被测系统的一部分问题。这也是 Kodiak Gen7 这次值得仔细看的地方。PCIe 7.0 已经不是一份 Roadmap 了PCI-SIG 在 2022 年第一次公布 PCIe 7.0 目标，三年后的 2025 年 6 月 11 日正式发布 PCI Express Base Specification Revision 7.0。PCIe 7.0 把每 Lane 数据率从 Gen6 的 64 GT/s 再次提高到 128 GT/s，x16 链路理论双向总带宽达到 512 GB/s。它继续采用 PAM4、Flit-based Encoding，并保持向此前 PCIe 各代的兼容性。PCI-SIG 给出的主要应用方向也相当明确：AI/ML、HPC、Hyperscale Data Center、800G Networking、Cloud，以及汽车、航空航天等高带宽应用。这里有一个技术变化特别值得注意。PCIe 5.0 的 32 GT/s 采用 NRZ；到了 PCIe 6.0，通过切换到 PAM4，在不把符号率直接翻倍的情况下实现 64 GT/s。而 PCIe 7.0 仍然使用 PAM4，要再从 64 GT/s 做到 128 GT/s，就必须继续把物理信号速度往上推。换句话说，Gen6 已经很难做，Gen7 又把 Signal Integrity 的压力往前推了一大截。这也是为什么到了 Gen7，Protocol Analyzer 不能只讨论“能不能 Decode TLP”，Interposer 本身的 Insertion Loss、Reflection、Connector、PCB 走线，甚至插入分析仪以后有没有改变原来链路的工作状态，都会成为测试结果的一部分。SerialTek 在自己的 Gen7 资料中特别提到，128 GT/s 环境下需要面对更紧的 Channel Loss Budget，并需要观察 FEC 和 Link Training 相关行为。一个很现实的问题：128 GT/s x16 抓下来的数据放到哪里？做过 PCIe 协议分析的人都知道，Analyzer 最让工程师头疼的事情有时并不是抓不到包，而是：包抓到了，但是太大。传统分析仪比较常见的工作方式，是设备完成 Capture 以后，把 Trace 传到一台 PC，再由 PC 上的软件进行解析。Gen3、Gen4 时代这么干还算可以接受；到了 Gen5、Gen6，大型 Trace 已经开始明显拖慢工程师的工作节奏。到了 128 GT/s x16，再把巨大的 Raw Trace 不停搬到 PC 上处理，这条路会越来越吃力。Kodiak 从 Gen5 开始采用的思路恰恰相反：计算靠近数据，而不是不断搬数据。Gen7 Kodiak 内部配置了 Embedded Server、64 GB Trace Buffer 和最高 8 TB 内部 SSD，Trace 直接保存在设备内部，由设备本身完成处理，工程师通过浏览器打开结果。公开配置还包括两个 10GbE SFP+ 接口。这件事情听起来没有“128 GT/s”那么抢眼，但真正连续调试几天之后，它带来的体验差异反而很明显。工程师不需要每抓一次包就等待数十 GB 甚至更大的 Trace 搬到自己的笔记本；本地电脑也不必承担全部 Decode、Index 和 Storage 任务。抓完之后直接看，这可能才是未来超高速协议分析仪比较合理的架构。Gen7 最怕的一件事：为了抓包，反而把链路搞坏了高速协议分析有一个很有意思的矛盾：你希望看到 Host 和 Device 之间真正发生了什么，因此要在中间插入 Interposer；但只要插入 Interposer，就增加了一段 PCB、Connector 和 Signal Path。如果因为这一点点额外损耗，让本来可以稳定运行 Gen7 的链路开始大量 Recovery，甚至从 Gen7 掉到 Gen6，那么抓到的 Trace 虽然是真的，却已经不是原来那个系统了。到了 128 GT/s，这个问题只会更加明显。因此 SerialTek 在 Kodiak 平台上继续强化其 SI-Fi（Signal Integrity Fidelity） Interposer 设计，核心目标并不是给 Analyzer 增加某个软件菜单，而是尽可能降低 Inline Probe 自身对高速链路的影响。SerialTek 已经公布 Device Smart Fixture、Basic Host Fixture，以及面向 PCIe x16 Add-in Card 的 Gen7 Smart Interposer 等配套 Fixture。所以以后看一套 Gen7 Analyzer，除了问：“支持 128 GT/s 吗？”可能还要再问一句：“插进去以后，被测系统还能不能保持原来的 128 GT/s？”对于 Gen7 来说，这两个问题几乎同样重要。Analyzer 和 Tester 开始越来越难分开Kodiak 并不只是 Analyzer。同一平台可以作为 Protocol Analyzer 使用，也可以切换为 Protocol Tester / Exerciser；实际实验室里还可以两台配合，一边制造特定条件，一边观察真正发生的协议行为。Analyzer 解决的是：“刚才到底发生了什么？”Tester 解决的是：“如果我故意这么做，DUT 会怎么办？”例如还没有完整 Host 的时候，可以由 Tester 模拟 Host；没有最终 Device 的时候，也可以构造 Device 侧环境。在 Manual Mode 下，还可以改变 Configuration Space、控制 LTSSM 状态、强制 Sideband Signal，或者主动发送特定乃至异常的 TLP，看 DUT 如何响应。公开资料还明确列出了 DOE、IDE 以及 LTSSM 相关测试能力。这个能力对早期 Silicon Bring-up 尤其重要。很多 PCIe 问题在产品后期已经很难重现，但芯片刚回来时遇到的却往往是：为什么只 Link 到 Gen5？为什么 Equalization 反复失败？为什么进 Recovery？为什么某种 Reset 以后设备不回来了？收到异常 TLP 以后为什么行为不符合预期？某一个问题如果只能依赖真实 Host“碰运气”复现，调试效率会非常低。能够把一个偶发问题变成一个可以重复执行的 Test Case，价值往往比单纯把 Trace 显示出来更大。PCIe 7.0 之外，还有 CXL 4.0Kodiak Gen7 的另一个变化，是产品名称已经明确写成：PCIe 7.0 / CXL 4.0 Protocol Test, Analysis and Compliance System。CXL 4.0 于 2025 年 11 月正式公布，同样进入 128 GT/s 时代，并继续建立在 PCIe 物理层之上。除了带宽翻倍，CXL 4.0 还增加了 Bundled Ports 以及新的 Memory RAS 能力。这意味着 Gen7 测试环境面对的已经不仅仅是传统意义上的 GPU、NIC 或者 NVMe SSD。未来实验室里还会越来越多地碰到：CXL Memory Expander、CXL Switch、AI Accelerator、DPU 以及不同类型的 CXL Device。而在这些设备上，一个问题究竟来自 PCIe Link、CXL.io、CXL.cache/mem 还是更高层的软件和系统行为，有时候并不容易凭现象判断。协议分析仪的意义，恰恰是在这些层之间建立一条时间线。协议和功耗，终于可以放到同一条 Timeline 上看SerialTek 这次公布的 Gen7 x16 Slot Smart Interposer 还有一个细节值得关注：集成 Quarch Power Analysis。Kodiak 的 Trace Analysis 可以把 Protocol Event 和电压、电流、功率数据放到同一条 Timeline 上。对于 SSD、GPU、AI Accelerator 和 CXL 设备来说，这类联合分析越来越有意义。比如一张 AI 卡突然掉链，到底是 PCIe 先发生异常，还是某个 Power Transient 先出现？一颗 SSD 从正常状态进入 Recovery 之前，电流有没有异常变化？设备进入某个 Power State 时，协议上已经完成了状态切换，实际功耗是否同步下降？一次 Surprise Power Loss 之后，最后完成的是哪个 TLP、哪条 NVMe Command？以前这些问题经常需要两套仪器分别抓，再靠工程师人工对时间戳。如果 Protocol 和 Power 能够天然对齐，排查问题会简单很多。浏览器、REST API 和 Python，可能比 GUI 多几个按钮更重要Kodiak 延续了 BusXpert 的 Web 架构。软件运行在设备端，通过浏览器访问，不要求在工程师电脑上安装一套沉重的 Client。多人还可以同时打开同一个 Trace 进行分析。对于跨国团队来说，这种设计尤其实际：美国实验室里面接着 DUT，中国或者欧洲的工程师可以直接针对同一份 Trace 讨论，而不用到处复制几 GB、几十 GB 的 Capture File。另一部分则是自动化。SerialTek 给 Kodiak 提供 REST API，并在此次发布资料中提到 Python SDK，可把 Capture、Analysis 以及 Traffic Generation 放进自动回归测试流程。SerialTek 自己的验证团队也在利用这些接口分析长时间 Link Statistics，寻找人工连续盯屏很容易错过的漂移或者异常。这一点可能预示着协议分析工具正在发生一个变化。过去是：人操作仪器 → 仪器给人看 Trace。未来很可能逐渐变成：自动测试系统操作仪器 → 软件自动寻找异常 → 工程师只处理真正值得看的 Trace。到了 Gen7，一次测试产生的数据量如此巨大，如果所有东西仍然要求工程师从第一条 Packet 开始人工翻，本身就不现实。目前公开的 Kodiak Gen7 配置项目目前公布的信息产品Kodiak PCIe 7.0 / CXL 4.0 Protocol Test and Analysis System计划发货2027 年 Q1PCIe 速率最高 128 GT/s最大 Lane Widthx16工作模式Analyzer / Tester（Exerciser）Trace Buffer64 GB内部存储8 TB SSD高速网络2×10GbE SFP+软件界面BusXpert Web UI自动化REST API；发布资料同时提到 Python SDK相关协议PCIe 7.x、CXL、SMBus、DOE、IDE 等Gen7 FixtureDevice Smart Fixture、Basic Host Fixture、x16 Smart InterposerPowerx16 Smart Interposer 可集成 Quarch Power Analysis体积443 × 81 × 331 mm重量约 8 kgRack可选 19-inch Rack Mount以上为 SerialTek 截至 2026 年 10 月公开的预发布信息，厂家同时注明部分 Gen7 技术参数仍属于 Preliminary Specification，后续正式发货版本可能继续调整。一个地方需要特别说清楚：Gen7 CTS 现在还不是“已经认证”SerialTek 目前已经获得 PCI-SIG 对 PCIe 6.0 Link Layer 和 Transaction Layer Compliance Testing 的授权。但到了 PCIe 7.0，官方产品页面写得也很清楚：PCIe 7.0 Compliance 授权目前仍处于 Pending 状态。所以现阶段更准确的表述应该是：Kodiak Gen7 已经面向 PCIe 7.0 Analysis、Traffic Generation、Protocol Test 和未来 Compliance 环境设计；但不能把它写成“已经获得 PCI-SIG PCIe 7.0 官方 Compliance 认证”。这个时间点其实很正常。PCIe 7.0 Base Specification 已经完成，但完整的芯片、系统、测试设备和 Compliance 生态仍然在陆续形成。测试工具本来就需要跑在量产产品前面，否则等 GPU、Switch、Retimer、SSD Controller 全部上市之后再开始准备验证环境，已经来不及了。那么，Gen7 和现在做 SSD 的人有什么关系？乍一看，2027 年 Q1 交付一台 PCIe 7.0 x16 Analyzer，好像和今天正在调 PCIe 5.0 SSD、刚开始接触 PCIe 6.0 SSD 的工程师还有点远。其实并没有那么远。Gen5 x4 SSD 今天已经能够做到 14 GB/s 左右；Gen6 把链路翻到 64 GT/s 以后，x4 接口的 Host 带宽再次翻倍；到了 Gen7 x4，原始单向接口能力已经来到约 64 GB/s 这个数量级。真正把这些带宽吃满可能还需要几年，但 SSD Controller、NAND Parallelism、CXL Memory、AI Storage 以及 GPU Direct Storage 类架构都在往更高的数据吞吐发展。更重要的是，Gen6 已经带来的很多测试难题——PAM4、Flit Mode、FEC、更严格的 Signal Integrity、更复杂的 Link Training——到了 Gen7 并不会消失，而是在 128 GT/s 下继续放大。所以 PCIe 7.0 Analyzer 现在出现，并不是因为市场上已经到处都是 Gen7 SSD。恰恰相反。正因为真正的 Gen7 芯片、Controller、Switch、Retimer、AI Accelerator 和 Storage Device 还处在研发和早期验证阶段，测试工具才需要先到实验室。2027 年 Q1 这个时间点真正意味着什么？从 2025 年 6 月 PCIe 7.0 Specification 1.0 正式发布，到 SerialTek 计划在 2027 年第一季度开始交付 Kodiak Gen7，中间相隔不到两年。对于普通用户来说，PCIe 7.0 可能仍然只是未来服务器规格表里的一个数字。但对于做芯片和系统研发的人来说，128 GT/s 已经开始变成一个很具体的问题：板子怎么走？Interposer 怎么插？为什么 Link 不上？为什么 FEC 突然增加？为什么不停 Recovery？Retimer 前后到底哪里开始出错？CXL 设备为什么行为异常？异常发生时功耗有什么变化？以及最重要的——当问题真的出现以后，我们到底能不能把它抓下来？从这个角度看，Kodiak Gen7 在 2027 年 Q1 开始发货的意义，并不是“又有一台速度更快的协议分析仪”。它更像是一个时间标志：PCIe 7.0 正在从 Specification 阶段，真正往 Silicon、Board、System 和 Validation Lab 走。128 GT/s，开始离实验室越来越近了。资料说明：本文根据 PCI-SIG、CXL Consortium 以及 SerialTek 截至 2026 年 10 月公开发布的技术资料整理。Kodiak PCIe 7.0 目前仍处于正式发货前阶段，部分技术规格可能在最终版本中调整；PCIe 7.0 Compliance 授权目前尚未完成。本文涉及商业产品信息，如用于商业推广或付费加热，请按照微信公众平台实际要求进行商业内容标识。

上一篇我们讲过一种比较直观的 Dual-Port NVMe SSD（双端口SSD） 测试方法感兴趣的看这里：【高清视频】一块 SSD，两条 PCIe 链路：Dual-Port NVMe SSD测试环境怎么搭？（一） 一台普通 PC，加上一张 PCIe Gen5 Switch 卡，再从 MCIO 接口直接拉一根 MCIO x4 → U.2 2×2 Cable，就可以把 Dual-Port SSD 的两条 PCIe 链路跑起来。 这种方法有一个非常明显的优点： 简单、便宜、连接关系一眼就能看明白。 但如果测试对象从一块盘变成多块盘，或者希望更接近服务器、存储阵列里的实际使用环境，还需要做反复上电、掉电、Reset、Single Port/Dual Port 切换，甚至跑自动化测试，那么桌面上散着几块 SSD 和一堆电源线，就开始有点麻烦了。 所以这一次，我们换一种搭法。 在原来的： PC + PCIe Gen5 Switch 基础上，再加入一台： 8 盘位 PCIe Gen5 JBOF(Just Bunch of Flash)盘柜。 这样整个测试环境就从“开放式实验平台”，进一步变成了一套更像数据中心存储系统的 Dual-Port SSD 验证环境。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。有时间的朋友直接观看下面的高清视频，没时间可以看下面的文字总结。 注意：本视频是以PCIe 5.0 8盘位盘柜为例介绍，实际上，PCIe 6.0 8盘位盘柜也有dual-port enable功能，参见下图user manual截图，可以支持测试E1, E3和U.2 SSD的dual port双端口功能。 一、为什么要加一个 JBOF 盘柜？ 先看应用场景。 Dual-Port SSD 本身就是典型的企业级存储特性。 在银行、电信、电力、政务、社保、医疗以及大型数据中心的存储系统中，SSD 通常不会像普通 PC 里的 M.2 盘一样，只通过一条固定 PCIe 链路工作。 真正需要高可用的系统，更关心的是： 一条路径失效以后，另一条路径还能不能继续访问？ 一个 Controller 出现问题以后，盘还能不能被另一条路径接管？ SSD 掉电、重新上电、Reset 以后，Host 能不能正确重新枚举？ 所以 Dual Port 真正重要的地方并不只是“有两条 PCIe Lane 组合”，而是： 为高可用、多路径和故障切换提供硬件基础。 这一次使用的 Serial Cables PCIe Gen5 8-bay Passive JBOF，官方型号为 PCI5-ENC8-E3-08，提供 8 个盘位，并支持 E3、U.2/U.3 以及通过转接板安装 M.2，同时支持 Single-Port 1×4 和 Dual-Port 2×2 模式。官方配置中还带有 500W 电源。 因此，这套盘柜并不只是一个“把 SSD 装进去的铁盒子”。 它真正有价值的地方在于： 连接、供电、Sideband、Dual-Port 模式以及每个 Slot 的管理，都可以统一起来。 二、从 PC 开始：CPU 旁边插一张 Gen5 Switch 卡 整个环境仍然从一台普通 PC 开始。 在 CPU 附近的 PCIe 插槽中，我们安装的是 Serial Cables PCIe Gen5 Switch Host Card。 这张卡的角色可以简单理解为： 把主机 CPU 的一条上行 PCIe 链路，扩展成多条可以接 SSD、盘柜或者其他 PCIe 设备的下行链路。 卡的上方还有 PCIe 插槽，可以用于 GPU、显卡或者一些 SSD 验证卡。 而在卡的侧面，则提供了 MCIO 接口。 前一次演示中，我们直接从其中一个 MCIO 接口拉出一根线： MCIO → U.2 然后直接连接一块 Dual-Port SSD。 这一次连接方式不同： MCIO 不再直接接盘，而是先接 JBOF 盘柜。 所以拓扑变成了： CPU │PCIe │Gen5 Switch Host Card │MCIO Gen5 │JBOF盘柜 │背板 / Drive Tray │Dual-Port NVMe SSD 从结构上看，它已经明显更接近服务器和企业级存储系统。 三、Switch 卡到盘柜：一根 Gen5 MCIO x4 线 这次从 Switch 卡的 MCIO 接口出来，我们使用一根： PCIe Gen5 MCIO x4 → MCIO x4 线缆。 演示中的线长约： 0.5 米。 也就是说，这次不再像上一篇那样： MCIO ↓U.2 ↓SSD 而是： MCIO ↓MCIO ↓JBOF 数据先送到盘柜，再由盘柜内部背板送到具体 SSD Slot。 这一点看起来只是“中间多了一个盒子”，实际意义却很大。 因为从这里开始： SSD 供电、Presence Detect、Reset、Dual-Port 模式以及 Sideband 信号，都可以由盘柜统一管理。 四、看看盘柜后面：8 个 MCIO 口，对应 8 个盘位 把盘柜转到背面以后，结构就很直观了。 首先有 AC 电源输入。 然后是管理接口，包括： Ethernet 网络接口 以及： USB Type-C 管理接口。 演示中使用的是 USB Type-C 连接旁边的一台调试电脑，然后通过 Tera Term 进入盘柜的 CLI。 Serial Cables 官方手册也给出了这一管理方式。例如 USB 串口模式下，可以使用 Tera Term，典型串口设置为： 115200 baud、8 data bits、No parity、1 stop bit、No flow control。 后面最重要的则是： 8 个 MCIO 接口。 这 8 个接口和前面的 8 个 SSD Slot 形成对应关系。 可以简单理解成： Rear MCIO 1 → Slot 1Rear MCIO 2 → Slot 2Rear MCIO 3 → Slot 3……Rear MCIO 8 → Slot 8 这次为了演示，只连接其中一路。 如果以后要把 8 个 Slot 都接起来，就需要把对应的数据链路全部连接完成。 五、前面是 8 个独立盘位 再转到盘柜前面。 从左到右或者从下到上，根据盘柜摆放方向，可以看到： Slot 1～Slot 8。 盘柜可以横着摆，也可以竖着摆。 这次我们把测试盘安装在： Slot 5。 为了让大家看清楚内部结构，演示中特意拆掉了其中一个 Drive Tray。 把 Tray 抽出来以后，就能看到这个盘柜设计里一个非常重要的特点： 它采用 EDSFF 接口体系。 Serial Cables 官方说明中，这款 Gen5 JBOF 可以直接支持 E3.S、E3.L 等 EDSFF 设备，也可以通过 Interposer/Adapter 使用 U.2、U.3 以及 M.2 SSD。官方手册在 showslot 部分也明确列出了 E3-to-U.2、E3-to-U.3 和 E3-to-M.2 Interposer。 六、为什么盘柜采用 EDSFF 接口，而不是只做 U.2？ 这是一个值得多说几句的地方。 很多做 SSD 的人会觉得： 企业级盘柜，直接做成 U.2/U.3 不就行了吗？ 但 EDSFF 的优势在于，它并不只面向 SSD。 E3 家族的 Edge Connector 本身可以支持比普通 x4 SSD 更宽的 PCIe 接口。 SNIA 对 EDSFF E3 的说明中明确指出，E3 能够支持： PCIe x4、x8 甚至 x16。 而且除了 SSD，也可以承载其他 PCIe 设备。 这件事到了 CXL 时代就更有意义。 例如 Micron 的 CZ120 CXL 2.0 Type-3 Memory Expansion Module 采用的就是： E3.S 2T + PCIe Gen5 x8。 所以视频里提到： 为什么内部要考虑 x8 能力？因为未来不仅是 SSD，还可能连接 CXL Memory Module。 这个方向是成立的。 不过这里也需要区分两个概念： EDSFF 连接器“可以支持 x8” 和 当前这个 Slot 实际跑 x8 不是一回事。 对于今天这个 Dual-Port SSD 演示，我们真正使用的数据通道仍然是： x4 总带宽。 只是这 4 条 Lane 进一步组织成： x2 + x2。 也就是说： E3/EDSFF Physical Interface        │       x4   ┌────┴────┐   │         │Port A x2  Port B x2 七、但今天测的是 U.2 Dual-Port 盘，怎么办？ 问题来了。 盘柜里面默认面向 EDSFF，而我们手里的测试盘却是： U.2 Dual-Port NVMe SSD。 怎么办？ 很简单： 加一块 Adapter。 演示中使用的是： U.2 → EDSFF Adapter / Interposer。 先把 U.2 SSD 固定在转接板上，再把转接板固定到 Drive Tray 里。 然后： 整个 Drive Tray 插入盘柜。 这样原本的 U.2 SSD，从盘柜角度看，就可以通过 EDSFF 背板接入整个测试系统。 如果测试对象本来就是 E3.S SSD，则更简单： 不需要 U.2 转接板，直接把 E3.S 固定在 Tray 上插进去即可。 这也是这种 JBOF 架构比较方便的地方。 同一个测试平台，不必为了： U.2、 U.3、 E3.S、 M.2 分别准备四套完全不同的测试机。 八、上电以后，第一件事不是跑性能，而是看“两条路”有没有起来 物理连接完成以后启动 PC 和 JBOF。 接下来先到 Linux 主机端确认设备枚举。 演示中首先执行： nvme list 可以看到两个外观上几乎相同的 NVMe 条目。 然后再执行： lspci 能够看到两条对应的 PCIe 设备路径，演示中的 BDF 位置分别出现在类似： 11 和 13 的位置。 这里特别容易产生一个误解： “是不是插了一块 SSD，Linux 却发现了两块 SSD？” 不是。 这是 Dual-Port 环境里一个非常典型的现象。 一块物理 Dual-Port NVMe SSD 可以通过两个 PCIe Port 提供两条访问路径，所以 Host 侧可能看到两个 NVMe Controller/Path。 真正要确认的是： Serial Number 是不是对应同一块物理设备？ Namespace 是不是同一个存储空间？ 两个 PCIe Controller 是不是分别来自两条路径？ 而不是简单看 nvme list 里有几个名字。 Linux 原生 NVMe Multipath 还可以把具有相同标识的 Namespace 路径整合成一个逻辑 Block Device，然后根据 NUMA、Round-Robin 或 Queue Depth 等策略选择具体路径，所以不同 Linux Kernel 和 Multipath 配置下，最终显示形式可能并不完全一样。 因此，在 Dual-Port 验证中，我建议至少分三层看： PCIe 层 lspci 看两条 PCIe Link。 NVMe Controller 层 查看两个 Controller 是否存在。 Namespace / Multipath 层 确认最终是不是指向同一个逻辑存储设备。 这三层不要混为一谈。 九、再看盘柜自己有没有认到这块盘 Host 端看完以后，再回到 JBOF 管理端。 通过 Tera Term 进入 CLI 以后，可以输入： showslot 这时能够看到各个 Slot 的 Presence 状态。 演示中 Slot 5 显示： Yes 说明 JBOF 已经检测到： 第五号盘位里面确实插入了设备。 这一点也和官方手册相符，showslot 就是用于显示 Slot 信息以及 SSD Presence Detection。 需要注意： 这里的“有盘”主要说明 Presence 已经检测到。 它和： 实际协商到 Gen3、Gen4 还是 Gen5 是两个概念。 因为本次演示使用的 Intel Dual-Port SSD 本身属于较早期的 Gen3 设备，即使前面的 Switch、Cable 和 JBOF 都支持 Gen5，最终 SSD 链路速度仍然受 Endpoint 自身能力限制。 十、最关键的一条命令：dual 5 on 接下来就是整个 Dual-Port 盘柜测试里最关键的一步。 JBOF 默认 Slot 配置为 Single-Port。 也就是说，一般情况下一个 Slot 会按： PCIe x4 去使用。 如果现在插入的是 Dual-Port SSD，希望把这 4 条 Lane 拆成： x2 + x2 就需要把这个 Slot 切换到 Dual Channel 模式。 演示中 Slot 5 使用的命令是： dual 5 on 意思就是： 打开 Slot 5 的 Dual Channel 模式。 Serial Cables 官方手册对这个命令的定义也很清楚： dual <slot> <on/off> 例如： dual 1 ondual all on 用于打开指定 Slot 或者全部 Slot 的 Dual Channel。 这里有一个技术细节最好讲清楚： dual 5 on 并不是把一块普通 Single-Port SSD“变成”Dual-Port SSD。 它做的是： 把盘柜 Slot 的链路组织方式配置成 Dual Channel。 真正的 SSD 本身必须支持 Dual Port。 否则盘柜即使切换成 2×2，也不可能凭软件创造出 SSD 内部不存在的第二个 PCIe Port。 十一、Single Port 和 Dual Port，本质差在哪里？ 把这 4 条 PCIe Lane 画出来就很好理解。 Single Port 模式： Lane 0Lane 1Lane 2  ─────→ 一个PCIe x4 PortLane 3 Dual Port 模式： Lane 0Lane 1  ─────→ Port A：PCIe x2Lane 2Lane 3  ─────→ Port B：PCIe x2 所以总 Lane 数量并没有变。 仍然是： 4 条。 变化的是： 原来一个 x4 Link，现在变成两个独立 x2 Link。 如果是 Gen5 Dual-Port SSD，理论上可以表现为： Gen5 x2 + Gen5 x2。 而今天使用的是较早的 Intel Gen3 Dual-Port SSD，因此最终只能按照 SSD 支持的代际建立链路。 视频中还提到，一些企业级 SSD 可以根据平台配置适配 Single-Port 和 Dual-Port 工作方式；具体到某一个三星、铠侠或者其他型号，仍应以对应 SSD Datasheet 和 Firmware 能力为准，不能笼统认为所有企业盘都支持这种切换。 十二、盘柜 CLI 能做的事情，比“认盘”多得多 如果这个盘柜只能用来装 8 块盘，那么价值其实有限。 真正有意思的是它的管理能力。 官方 Gen5 JBOF 手册列出了相当完整的一组 MCU CLI 命令。 其中比较值得做 SSD 验证的几个功能包括： 1. syspwr 整个 JBOF： Power On / Power Off。 2. ssdpwr 对单独某个 Slot 进行： SSD Power On / Off。 例如： ssdpwr 5 off 然后再： ssdpwr 5 on 这和手工拔电源线不是一回事。 它特别适合做： 反复掉电/上电测试。 3. ssdrst 对指定 SSD 执行 Reset。 在验证： PCIe Reset 设备恢复 重新枚举 等问题时非常有用。 4. showslot 检查： 哪个 Slot 插了盘。 5. dual 设置： Single / Dual Channel。 这是今天这个 Dual-Port 环境最核心的命令之一。 6. pwrdis 控制 EDSFF 相关的： PWRDIS。 官方手册明确支持按 Slot 控制 PWRDIS 的 High/Low 状态。 7. hled 控制 Drive 上的 Host LED。 8. buz 控制盘柜蜂鸣器。 9. iicwr / iicw 访问： I²C Sideband。 可以针对具体 Slot 进行 I²C 读写。 10. ver / sysinfo 查看： Firmware 版本 以及： 系统信息、温度、风扇、电源状态等。 所以从验证工程师角度看，这台 JBOF 并不只是一个“8 盘盒”。 它其实还是一个： 能够被程序控制的 SSD 测试基础设施。 十三、为什么它特别适合做自动化？ 这也是我认为盘柜方案比裸线方案最大的优势之一。 现在 Host 上本来就在跑 Linux。 而盘柜又可以通过： USB 或者： Ethernet 接受管理命令。 那么就可以把两边组合起来。 例如 Python 脚本首先给 JBOF 发命令： dual 5 on 然后： ssdpwr 5 off 等待若干秒后： ssdpwr 5 on 接着 Linux 端检查： lspcinvme list 确认两条 Path 是否重新出现。 然后继续跑： fio 或者： nvme-cli 执行读写和 NVMe Admin/I/O Command 测试。 于是整个测试过程就可以变成： 配置Slot   ↓SSD上电   ↓等待Link Up   ↓检查PCIe枚举   ↓检查NVMe枚举   ↓运行fio   ↓SSD掉电   ↓重新上电   ↓再次检查   ↓记录Pass / Fail   ↓循环100次、1000次…… 这时候，原本工程师需要不停： 拔线、插线、按按钮、看屏幕 的工作，就有机会变成自动化 Regression Test。 十四、这对于 Dual-Port 验证尤其有意义 例如可以进一步设计这种测试： 正常情况下： Port A：UpPort B：Up 开始持续 I/O。 然后模拟其中一侧异常： Port A：异常/ResetPort B：保持工作 观察： Host 有没有正确处理 Path 变化？ NVMe Multipath 是否切到另一条路径？ I/O 有没有异常中断？ 然后再恢复 Port A，观察系统是否重新发现和恢复这条路径。 Linux 原生 NVMe Multipath 本身就支持多路径选择和 Failover，并可采用 NUMA、Round-Robin 以及 Queue-Depth 等策略。 所以： Dual Port 的价值不是“Linux 能看到两个设备”就结束了。 真正值得测试的是： 其中一条路坏掉以后会发生什么。 十五、盘柜方案和前一篇的“直接拉线方案”，到底该怎么选？ 到这里，两种 Dual-Port 环境其实已经很清楚了。 第一种：Switch + MCIO 转 U.2 Cable 结构： PC ↓Gen5 Switch ↓MCIO → U.2 2×2 Cable ↓Dual-Port SSD 优点： 结构简单 成本低 链路关系非常直观 非常适合单盘调试 缺点： 供电需要另外解决 桌面线缆比较杂 多盘扩展不够整洁 自动化掉电和 Slot 管理不够方便 第二种：Switch + JBOF 结构： PC ↓Gen5 Switch ↓MCIO ↓8-Bay JBOF ↓Dual-Port SSD 优点： 盘柜统一供电 Slot 独立管理 支持 Single/Dual Channel 切换 支持 SSD Power On/Off 支持 Reset 支持 I²C Sideband 可以通过 USB/Ethernet 自动化 同时可以管理多块盘 环境更加整洁 缺点也很现实： 成本更高。 除了 PC 和 Switch Card，还需要： JBOF MCIO Cable 以及针对不同 Form Factor 使用的： Adapter / Interposer。 所以如果只是临时验证一块 Dual-Port SSD： 第一种方案更经济。 如果要长期做： 多盘验证、Firmware Regression、Power Cycle、Reset、Dual-Port 切换以及自动化测试 那么第二种盘柜方案明显更加合适。 十六、还有一点：Gen5 盘柜和 Gen6 盘柜的思路正在继续往前走 这次演示的是 Gen5 JBOF。 Serial Cables 目前也已经有 Gen6 版本的 8 盘位 HYDRA JBOF。 Gen6 HYDRA 仍然采用 8 个 EDSFF 盘位，但已经进一步加入每 Slot 独立 Power Control、Reset、Link 状态、温度/电压/电流监控，以及 Python API 等自动化能力，并支持 PCIe、NVMe 和 CXL 验证。 这其实能够看出一个很明显的趋势： 以前的盘柜只是： “把很多 SSD 装进去。” 现在的验证型 JBOF 正在变成： “可以被程序控制的 PCIe/NVMe/CXL 测试平台。” 尤其到了 Gen6 和 CXL 时代，单纯“盘能不能认出来”已经远远不够。 工程师真正需要的是： Link 状态 Sideband Power Reset Hot-Plug Fault Injection 以及： 自动化 API 一起工作。 十七、最后把整个搭建过程压缩成一条线 如果把今天将近 9 分钟的演示浓缩成一个流程，其实就是： 第一步 PC 的 CPU 附近 PCIe 插槽安装： Serial Cables PCIe Gen5 Switch Host Card。 第二步 从 Switch Card 的 MCIO 口拉出： Gen5 MCIO x4 → MCIO x4 Cable。 第三步 连接： Serial Cables PCIe Gen5 8-bay JBOF。 第四步 如果测试 E3 SSD： 直接安装到 Drive Tray。 如果测试 U.2 Dual-Port SSD： 使用： U.2 → EDSFF Adapter 再装入 Drive Tray。 第五步 把 Drive Tray 插入指定 Slot。 本次演示： Slot 5。 第六步 通过 USB Type-C 或者 Ethernet 进入 JBOF CLI。 确认： showslot 能够识别 Slot 5 的设备。 第七步 针对 Dual-Port SSD 执行： dual 5 on 让这个 Slot 工作在 Dual Channel 模式。 第八步 Linux Host 执行： lspci 确认两条 PCIe 路径。 再通过： nvme list 以及进一步的 NVMe 信息确认 Controller 和 Namespace 状态。 第九步 开始： fio / nvme-cli 测试。 第十步 配合： ssdpwrssdrstdualpwrdis 做 Power Cycle、Reset、Single/Dual Port 切换以及后续自动化测试。 到这一步，一套相对完整的 Dual-Port SSD 盘柜测试环境就基本搭好了。 结语：Dual-Port 真正要测的，不是“看到两个盘” 如果只看表面，Dual-Port 测试好像很简单： 插一块盘，Linux 看到两个 NVMe 设备，就结束了。 实际上远远不够。 真正的 Dual-Port 验证，应该从： 物理链路 一路看到： PCIe 枚举 再到： NVMe Controller / Namespace 再到： Multipath 最后再通过： Power Cycle、Reset、Path Failure 和持续 I/O 去验证整个系统发生异常以后，到底能不能恢复。 第一种“Switch + Cable”方案，适合快速把环境跑通。 而今天这套： Gen5 Switch + 8 盘位 JBOF 则进一步把供电、Sideband、Dual-Port 模式和自动化控制统一到一个测试平台里面。 如果后面需要做的已经不是“一块盘能不能 Link”，而是几十轮、几百轮甚至几千轮的 Regression Test，那么盘柜方案的价值就会越来越明显。 这也是企业级 SSD 测试和普通消费级 SSD 测试之间，一个非常典型的区别： 我们真正关心的，往往不是它正常的时候有多快，而是当链路、供电或者系统出现异常以后，它还能不能正确地回来。 免费下载Saniffer公司白皮书 希望获得更多关于PCIe5.0&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试技术和产品，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。 欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。  

很多做消费级 SSD 的工程师，第一次接触企业级 NVMe SSD 时，看到 Dual Port 往往会有点困惑。 一块 U.2 SSD，明明只有一个盘，为什么系统里面会出现两条 PCIe 链路？ 普通 PCIe x4 和 Dual Port 的 2×2 到底有什么区别？ 如果手上没有专门的服务器背板，只用普通 PC，能不能把 Dual-Port 测试环境搭起来？ 其实可以。 今天我们先看一种最简单、最容易复现的方法：使用一台普通 PC，加一张 PCIe Gen5 Switch 卡，再配一根 Dual-Port MCIO 转 U.2 线缆，就可以把一块 Dual-Port NVMe SSD 的两条 PCIe 路径真正建立起来。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。有时间的朋友直接观看下面的高清视频，没时间可以看下面的文字总结。 /section> 整个环境并不复杂，但其中有几个细节，如果线缆、Lane 配置或者供电选错，系统很可能只能看到一路，甚至完全认不到盘。 一、先弄明白：Dual Port SSD 到底是什么？ 普通 U.2 NVMe SSD 最常见的连接方式是： PCIe x4。 也就是说，一块 SSD 通过 4 条 PCIe Lane 与 Host 连接： Host → PCIe x4 → SSD Dual-Port SSD 则不同。 同样是 4 条 PCIe Lane，它可以拆成两组： Port A：PCIe x2Port B：PCIe x2 因此通常写成： 2×2 或者： Dual Port x2 + x2 这两条 PCIe 路径最终进入的是同一块物理 SSD，并不是两块 SSD。 Dual Port 真正的价值主要出现在企业级存储、高可用存储系统和双控制器架构中。 正常情况下，可以让两个 Host 或者两个 Storage Controller 同时连接同一块 SSD。当其中一条路径、一个控制器甚至一台 Host 发生故障以后，另一条路径仍然有机会继续访问这块盘，从而降低单点故障带来的影响。 我们演示使用的 Intel DC D3700/D3600 就是比较典型的早期 Dual-Port NVMe SSD。 Intel 当年把 D3700 和 D3600 定义为其首批 Dual-Port PCIe SSD，采用 Active/Active 双端口设计，面向要求高可用和故障切换的数据中心场景。两条链路实际上就是 PCIe 3.0 x2 + PCIe 3.0 x2。 所以这里首先要建立一个概念： Dual Port 不是“两块 SSD”，而是一块 SSD 通过两条相对独立的 PCIe 路径被访问。 后面我们在 Linux 里面看到“两个几乎一模一样的设备”，理解这一点就不会迷糊了。 二、第一种方案：一台普通 PC 就可以搭 我们今天演示的是最简单的一种方案。 测试平台并没有使用专门的存储服务器，而是一台开放式 PC。 整个环境大致可以画成： AMD CPU ↓ PCIe Gen5 x16↓Serial Cables Gen5 PCIe Switch 卡  ↓ MCIO Gen5 x4 接口  ↓ MCIO x4 → U.2 SFF-8639 2×2 Cable ↓ Intel Dual-Port NVMe SSD 这样一套环境的好处是非常直观。 主板、Switch 卡、Cable 和 SSD 全部裸露在外面，工程师在做验证时换盘、换 Cable、观察 Link 状态都比较方便。 对于研发实验室来说，比把所有东西装进服务器机箱以后再排查要轻松很多。 三、第一步：从 CPU 附近的 PCIe Gen5 x16 插槽开始 这台测试 PC 使用 AMD 平台。 我们选择的是离 CPU 较近的一条 PCIe 5.0 x16 插槽，在里面插入 Serial Cables 的 PCIe Gen5 Switch Host Card。 演示中的这张卡对应 Serial Cables 的 Broadcom Atlas2 PCIe Gen5 平台，型号属于： PCI5-AD-x16HI-48-BG5 官方规格显示，这张 Host Card 提供一个 PCIe Gen5 x16 Host 接口，并在板卡上提供 4 个 x4 MCIO 接口，Switch 采用 Broadcom Atlas II。 板卡中央可以看到 Switch 芯片区域以及散热风扇。 左侧则排列着： 4 个 MCIO Gen5 x4 接口。 这四个接口是后面扩展 NVMe SSD 最关键的地方。 值得注意的是，这张卡并不仅仅针对普通 Single-Port SSD 设计。 Serial Cables 的官方 User Manual 明确说明，MCIO 接口支持： Single-Port U.2/U.3 以及： Dual-Port U.2/U.3。 而且板卡本身能够识别 MCIO 端口是以 x4 方式 Link，还是以 2×2 的形式建立两条 PCIe 链路。 这正是我们搭建 Dual-Port 环境需要的能力。 四、真正容易搞错的是这根 Cable 接下来是整个环境中一个非常关键的部件： MCIO → U.2 Cable。 从外表上看，它和普通 MCIO 转 U.2 Cable 很像。 但这里一定不能随便拿一根 Single-Port Cable。 我们使用的是： MCIO Gen5 x4 → U.2 SFF-8639 2×2 Dual-Port Cable。 演示使用的线长大约 0.5 米。 Serial Cables 对应产品型号为： MCIO5-4X-39U2-2X2 其中： MCIO5：Gen5 MCIO； 4X：MCIO 侧一共 4 条 PCIe Lane； 39U2：另一端为 SFF-8639 U.2； 2X2：4 条 Lane 在 U.2 一侧被组织成两组 x2，用于 Dual-Port。 Serial Cables 官方目前仍然把这条线定义为“MCIO x4 to U.2 2x2 Cable”。 所以： x4 Cable 和 2×2 Dual-Port Cable 虽然总 Lane 数量都是 4 条，但逻辑意义并不一样。 普通 Single-Port： Lane 0 + Lane 1 + Lane 2 + Lane 3 → 一个 x4 Link Dual Port： Lane 0 + Lane 1 → Port A x2 Lane 2 + Lane 3 → Port B x2 这也是很多人在第一次搭 Dual-Port 环境时最容易踩的坑。 Cable 买错以后，即使接口能够物理插进去，也不代表 Dual-Port 能够按照预期工作。 五、这块 Intel SSD 为什么适合演示 Dual Port？ 我们这里使用的是 Intel D 系列 Dual-Port SSD。 字幕里提到 D3700、D3600。 Intel 在 2016 年推出这两款产品时，把它们定位为面向高可用企业存储的 Dual-Port NVMe SSD。 它们支持 Active/Active Dual Port，并采用： PCIe 3.0 x2 + PCIe 3.0 x2 结构。 也就是说，整块 SSD 虽然仍然占用 4 条 PCIe Lane，但是并不是一个 PCIe x4 Endpoint，而是可以通过两条 x2 路径进行访问。 这里顺便提醒一下。 演示中使用的是一张 Gen5 Switch 卡和 Gen5 Cable，但 SSD 本身属于较早的 PCIe Gen3 产品。 这完全没有问题。 PCIe 具有向下兼容能力。 最终 Link Speed 按照链路两端共同支持的最高速率协商，因此： Gen5 Switch + Gen5 Cable + Gen3 SSD 最终 SSD 这一侧仍然只会运行在： Gen3 x2 + Gen3 x2 而不会因为前面的 Switch 是 Gen5，就把一块 Gen3 SSD 变成 Gen5 SSD。 我们这里关注的主要是： 双端口拓扑是否正确建立。 而不是 SSD 本身的最高带宽。 六、接好以后，预期应该看到什么？ 物理连接完成以后开机。 测试系统运行 Linux。 这里我们先做一个非常重要的预期判断。 既然这是一块 Dual-Port SSD，那么系统应该看到： Path A 和 Path B 两条 PCIe 路径。 对于这块 Intel SSD 来说，两条路径最终指向的是同一块物理 SSD。 因此演示中执行： nvme list 可以看到两个几乎完全一样的 NVMe 设备信息。 包括： Serial Number 相同 Firmware 相同 以及其他相同的设备属性。 第一次看到这里时，很容易误以为： “Linux 怎么突然发现了两块完全一样的 SSD？” 其实不是。 它们对应的是： 同一块物理 Dual-Port SSD 的两条访问路径。 这一点非常重要。 七、再用 lspci 往 PCIe 层看 接着执行： lspci 这时可以看到两个 PCIe Device。 演示环境里面可以看到类似： 0D 以及： 0F 这样的两个 PCIe 设备位置。 这一步比单纯看 nvme list 更有意义。 因为它说明从 PCIe 拓扑层面看，Switch 已经和 Dual-Port SSD 成功建立了两条独立 PCIe Link。 对于 Dual-Port 测试环境而言，我们真正希望看到的是： Port A → PCIe x2 Port B → PCIe x2 Serial Cables 这张 Atlas2 Switch 卡的官方手册里面其实还直接给出了一个类似例子： 当一块 Gen4 Dual-Port SSD 连接到 MCIO 端口以后，Switch 能够显示为： Gen4 x2 以及： Gen4 x2 两条链路。 也就是说，这并不是简单地把一个 x4 Link 软件上“切成两个盘”，而是在 PCIe Link 层面真正存在两条 x2 链路。 八、Linux 下面“两个路径”和“两个盘”还要再区分一下 这里值得再多讲一步。 在不同 Linux 版本以及不同 NVMe Multipath 配置下，最终看到的块设备形式可能并不完全相同。 Linux 原生 NVMe Multipath 支持把具有相同 Namespace Identifier 的多条路径整合到一个逻辑 Block Device 下面，然后由系统根据 NUMA、Round-Robin 或者 Queue Depth 等策略选择实际 I/O 路径。 所以在实验室里面，我们需要区分三个层次： 第一层：PCIe 层 看： lspci 确认两条 PCIe Endpoint/Link 是否都起来。 第二层：NVMe Controller 层 可以进一步查看： nvme list 以及 NVMe Controller 信息。 第三层：Multipath 层 确认操作系统是否把两条访问路径正确组织到同一个 Namespace 下面。 因此： 看到两个 PCI Device，是 Dual Port 环境建立成功的重要基础，但并不等于系统真的存在两块物理 SSD。 九、Serial Cables 这张 Switch 卡其实还能进一步看 Link 状态 视频里主要通过 Linux 命令验证。 实际上这张 Atlas2 Host Card 自己还有一套 MCU CLI。 例如官方手册提供： showport 可以直接显示： Upstream Port 以及各个： Downstream Port 当前实际协商出来的： Link Speed 和： Link Width。 因此做 Dual-Port 验证的时候，我们除了在 Linux 里面执行 lspci，还可以直接从 Switch 一侧确认： 是不是两个 x2 Link。 它甚至支持： ssdrst 对 MCIO 端口上的 SSD 发送 PERST#。 对于 Dual-Port 环境，还可以指定： Channel A 或者： Channel B 单独进行 Reset。 对于后面做： 单 Port Reset Link Recovery 故障注入 等测试，这个功能就比较有用了。 十、一个 Switch 卡最多可以怎么接？ 这张 Host Card 有： 4 个 MCIO x4 接口。 因此最简单的扩展方式就是： 每个 MCIO 口接一根： MCIO x4 → U.2 2×2 Dual-Port Cable。 理论上就可以连接： 4 块 Dual-Port U.2 SSD。 每块盘占用： 2×2 PCIe Lane。 也就是说： MCIO Port 0  └─ Dual-Port SSD 1       ├─ x2 Port A       └─ x2 Port BMCIO Port 1  └─ Dual-Port SSD 2       ├─ x2 Port A       └─ x2 Port BMCIO Port 2  └─ Dual-Port SSD 3       ├─ x2 Port A       └─ x2 Port BMCIO Port 3  └─ Dual-Port SSD 4       ├─ x2 Port A       └─ x2 Port B 当然，也没有要求 4 个接口一定全部采用 Dual Port。 可以混合使用。 例如： Port 0：Single-Port U.2 x4 Port 1：Dual-Port U.2 2×2 Port 2：Dual-Port U.2 2×2 Port 3：Single-Port U.2 x4 关键只是： 对应的 Cable 必须选对。 Single-Port 盘使用： 1×4 Cable Dual-Port 盘使用： 2×2 Cable。 十一、还有一个很容易忘记的地方：供电 PCIe 链路接好了，还不代表 SSD 就能够工作。 视频里面特别提醒了这个细节。 这套 MCIO 转 U.2 的 Cable 本身需要另外解决 SSD 供电问题。 在线缆 U.2 一侧提供有电源接口，需要从开放式平台的电源模块另外引出一根 SATA Power Cable，给 SSD 提供工作电源。 因此完整连接实际上是： PCIe DataCPU │PCIe x16 │Gen5 Switch │MCIO x4 │2×2 Cable │U.2 Dual-Port SSD │ └──── SATA Power ──── PSU 实验室里面有时候会出现一种很典型的排错场景： Cable 接好了； Switch 也正常； Linux 就是看不到盘。 最后检查半天才发现： SSD 根本没有上电。 所以搭环境时，建议把： PCIe 数据连接 和： SSD 供电 作为两条独立路径分别确认。 十二、这套环境到底能测什么？ 到这里，一套最基础的 Dual-Port SSD 环境其实已经建立完成了。 利用这套环境，我们至少可以进行： Dual-Port PCIe Link 建立验证； x2 + x2 Lane 配置验证； PCIe 设备枚举； NVMe Controller 枚举； 两条 Path 识别； 基本 NVMe 读写； Single-Port Reset； Link Down / Recovery； 以及进一步的： NVMe Multipath 验证。 对于 SSD 研发、Firmware 调试以及 Dual-Port 基本功能验证来说，这种开放式环境最大的优势就是： 简单、直观，而且换盘和改拓扑很方便。 十三、但是要注意：这还不是真正的“双 Host 高可用环境” 这里需要特别说明一个容易产生误解的地方。 目前这个演示环境是： 一颗 CPU 通过： 同一个 PCIe Switch 连接 Dual-Port SSD 的两条路径。 因此它非常适合验证： Dual-Port 是否能够建链 以及： 两条 PCIe Path 是否能够被系统正确识别。 但真正的数据中心 Dual-Port SSD，其最终应用往往是： Host / Controller A        │      PCIe x2        │        SSD        │      PCIe x2        │Host / Controller B 也就是说，两条路径来自两个独立 Host 或者两个独立 Storage Controller。 Intel 当年设计 D3700/D3600 Dual Port 的核心目标，本身就是允许两个 Host 同时连接，用于 High Availability 和 Failover。 因此，如果我们真正要验证： Host A 突然掉电 Root Complex A 宕机 整个 Controller A 消失 以后： Host B 是否还能无缝访问 SSD 那么还需要进一步搭建真正的： Dual Host / Dual Controller 环境。 这和今天演示的单 PC + Switch 实验环境，是两个不同层级的测试。 这一点搞清楚以后，Dual-Port SSD 的很多概念也就顺了。 十四、最后总结一下 今天这套最基础的 PCIe Dual-Port SSD 测试环境，其实可以浓缩成几个部件： 一台普通 PC 一个 PCIe Gen5 x16 插槽 一张 Serial Cables Broadcom Atlas2 Gen5 Switch Host Card 一根 MCIO Gen5 x4 → U.2 SFF-8639 2×2 Dual-Port Cable 一块 Dual-Port NVMe SSD Linux 连接完成以后，我们首先不要急着跑性能。 先确认三件事： 1. PCIe 层 是不是起来了两个： x2 Link。 2. NVMe 层 两条 Path 是不是都能正确识别到同一块 SSD。 3. Multipath 层 操作系统是不是按照预期管理这两条路径。 如果这三层都正常，最基本的 Dual-Port 环境就算真正搭起来了。 后面无论继续做： Failover Reset Path 切换 异常掉电 还是更复杂的企业级 SSD 高可用测试，都有了一个可以继续往上搭的基础。 这也是 Dual-Port 测试最容易被忽略的一点： 先不要急着测 SSD 性能，第一步永远是先把“两条路”真正搭对。 免费下载Saniffer公司白皮书 希望获得更多关于PCIe5.0&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试技术和产品，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。 欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。  

一张 Atlas3 CDFP Host Card，把 PCIe 6.0 x16 真正“拉”出服务器PCIe 6.0 做到 64 GT/s 以后，一个越来越现实的问题摆在工程师面前：板卡能 Link 到 Gen6 是一回事，能不能把 Gen6 x16 稳定地从服务器里面“拉出来”，又是另一回事。PCIe Gen4、Gen5 时代，我们已经习惯用各种 Riser、MCIO Cable、SlimSAS Cable，把 Host 和 SSD、GPU、网卡连接起来。到了 Gen6，事情明显变难。PAM4、更小的信号裕量、更严苛的 Channel Loss，以及长距离互连带来的各种 Signal Integrity 问题，让“多接一段 Cable”都不再是一个简单的机械连接问题。就在今天，Serial Cables 发布了一条挺有意思的测试结果：两张最新的 PCIe 6.0 x16 CDFP Host Card，通过一根长达 4 米的 CDFP x16 DAC Cable，成功建立 PCIe Gen6 x16 Link。更值得注意的是，Newsletter 给出的测试结果中：PCIe 6.0 BER 判定基准：1×10⁻⁶而这套 4 米 DAC 环境中：最差 Lane 实测 BER：8×10⁻⁸。换句话说，这次测试的重点不只是“Link 灯亮了”。而是在一条长达 4 米的被动铜缆上，把完整的 Gen6 x16 链路跑了起来，而且还留下了相当可观的信号裕量。不过，我看完这张卡最新的 User Manual 后，反而觉得：4 米 DAC 只是它最容易吸引眼球的一部分。这张卡真正有意思的地方是，它实际上提供了一套可以反复使用的 PCIe Gen6 x16 外部互连测试平台。今天可以插 4 米 DAC。明天完全可以换成：ACC、AEC、AOC。甚至可以拿去搭 GPU、AI Accelerator、PCIe Switch、外置 AIC 等各种 Gen6 验证环境。一、先看清楚：它其实不是一张“普通转接卡”Serial Cables 给这张产品的正式定义是：Gen6 x16 – x16 CDFP LLC Host Card从外观看，它似乎很简单：一边是标准 PCIe CEM x16 金手指；另一边是一个 CDFP x16 Connector。但如果把中间的散热器拿掉，真正重要的东西就在下面：Broadcom Atlas3 PCIe Gen6 Switch。这颗 Switch 总共提供最高 32 条 PCIe Lane，当前这张板的主要拓扑就是：16 Lane Upstream + 16 Lane Downstream。也就是说：Host PCIe x16 ↓ Broadcom Atlas3 Gen6 Switch ↓ CDFP x16所以它和一张纯 Passive Adapter 有本质区别。User Manual 明确给出的硬件配置包括：Broadcom PEX90032、PCIe Gen6 x16 Gold Finger、一个 SFF-TA-1032 CDFP x16 接口、最多 32 条 PCIe Lane、Managed/Unmanaged 两种 Firmware 模式，以及板载 MCU 和两组 USB Type-C 管理接口。这也是我们为什么更愿意把它叫做 Host Card / Switch Card，而不仅仅叫 Adapter。核心规格先放一张表项目规格核心 SwitchBroadcom Atlas3 PEX90032PCIe GenerationPCIe 6.0Host 接口PCIe Gen6 x16 CEM Gold Finger外部高速接口1 × CDFP x16CDFP 标准SFF-TA-1032Switch 总 Lane 数最高 32 Lane当前主要拓扑x16 Upstream + x16 DownstreamFirmware 模式Managed / UnmanagedMCU 管理支持管理接口2 × USB Type-C最大板卡功耗42 W，含风扇外部 Cable 辅助供电独立 12 V工作温度0～40°CPCB 尺寸167 × 69 × 44 mm（含散热器）特别要注意最后面的功耗定义：42 W 只是 Host Card 本身的最大功耗，并不包括通过 CDFP 接口供给 AOC/AEC 等外部有源设备的 12 V 功耗。Manual 为此专门设计了一个 CN4 6-pin 12 V Power Connector，把独立 12 V 送到 CDFP 接口的 B29 Pin。这个设计后面讲 AEC/AOC 时非常重要。二、4 米 DAC 为什么值得专门拿出来讲？这次 Serial Cables Newsletter 给出的实际测试拓扑很有意思。不是：Server → 一张 Card → DUT而是：Host ↓ Atlas3 CDFP Host Card ↓ 4 m CDFP x16 DAC ↓ Atlas3 CDFP Host Card ↓ 另一端系统也就是用两张 Host Card，把中间那根 Cable 当作真正要验证的互连 Channel。而且仔细看 Newsletter 的图，两边下面标注的居然还是：PCIe 5.0 host这一点很容易被忽视，却很有实际价值。它意味着这次验证关注的主要对象，并不是要求整个 Server-to-Server 数据路径都是 Gen6 Host。而是：利用两颗 Atlas3 Switch，在两张 Card 之间建立真正的 Gen6 x16 CDFP Link。因此即使你的服务器目前 Upstream 还是 Gen5，也可以先构建一个：Host Gen5 → Atlas3 → Gen6 CDFP Link → Atlas3的环境，对 Gen6 Cable Segment 做 Bring-up 和验证。当然，这种情况下端到端 Host 数据吞吐量仍然受 Gen5 Upstream 限制，不能把它理解成整个系统已经拥有 Gen6 x16 的端到端 Host Bandwidth。但对 Cable、Connector、Link Training、Signal Integrity 和系统 Bring-up 来说，这个环境已经非常有用了。三、真正值得注意的不是“4 米”，而是“4 米 Passive Copper”这次验证使用的是：4 meter CDFP x16 DACDAC，就是：Direct Attach Copper。它基本属于最“朴素”的方案：没有把问题交给光模块解决，也没有靠有源电子器件在 Cable 中间重新整形信号，而是尽可能直接通过铜介质把高速信号送过去。所以到了 PCIe Gen6，4 米距离就变得非常有挑战。Serial Cables 在 Newsletter 中专门强调，这张卡使用的是 Broadcom Atlas3，而 Atlas3 的 PCIe 6.0 PAM4 SerDes 来自 Broadcom 的 Talon 5架构。供应商特别把 Signal Integrity 作为这个设计的卖点。这里我们不去简单说“谁家的 SerDes 全球第一”，但是从工程角度来看有一点很明确：要做长距离 Gen6 Copper Link，Host Card 本身必须首先足够干净。否则你拿一根 Cable 来测，到最后根本搞不清楚：是 Cable 不行？Connector 不行？Host Card Tx/Rx Margin 不行？还是目标端本身不行？而使用一个相对稳定、Margin 较大的 Switch Platform，一个很大的意义就是：先把测试环境本身从变量里面尽量拿掉。四、千万别把它理解成“只适合测 DAC”这其实是我认为这张卡最值得介绍的地方。Serial Cables 对这个产品的定义里明确写着：单个 Gen6 x16 CDFP Connector 可以用于：DAC ACC AEC AOC四种 Cable 环境。这四种东西面对的其实是不同的工程问题。Cable 类型可以重点验证什么DACPassive Copper Channel、插损、距离、Connector、SI MarginACC有源铜缆环境、Cable 内部信号调理后的 Gen6 互操作AECActive Electrical Cable、长距离电互连、Link Training/CompatibilityAOCActive Optical Cable、远距离 Gen6 外部互连这意味着你不需要因为换一种 Cable Technology，就重新搭一整套 Host Platform。理想情况下：Host Card 不变 Target 不变 Topology 不变只换中间的 DAC，ACC ，AEC 或者 AOC然后比较：Link 能不能起来？能不能稳定到 Gen6？是不是 x16？有没有降到 x8/x4？有没有反复 Recovery？Error Counter 有没有不断增加？温度、电源和 Cable 供电是不是正常？这才是一张“测试平台型”Host Card 真正有价值的地方。五、为什么 AEC/AOC 环境尤其适合用这张卡？因为 Active Cable 和 DAC 有一个非常现实的区别：它要吃电。User Manual 特别说明：CN4 是独立的 6-pin 12 V 输入，专门向 CDFP Connector 的 B29 Pin 提供 12 V。并且 Manual 明确点名：这个供电路径是为包括兼容的 AOC 和 AEC Cable等需要 12 V 的 CDFP 硬件准备的。于是，平台关系就变成：PCIe Slot 供电负责：Atlas3 Switch MCU Clock Fan Board Logic而：CN4 12 V Auxiliary Power负责：需要从 CDFP 侧获得 12 V 的 Active Cable 或者外部硬件。这非常重要。否则工程师在测 AEC/AOC 时经常会遇到：“Cable 插上了，为什么根本不起 Link？”最后找半天，不是 Protocol 问题，也不是 PCIe 问题，而是：Active Cable 根本没有得到正确供电。六、两张卡对插，是最直接的 Cable 验证方法Manual 第 16 页专门给出了一个非常实用的拓扑：Host Adapter ↓ CDFP Cable ↓ Target Adapter ↓ GPU Expansion System两张 Atlas3 CDFP Host Card 可以分别工作在 Host 和 Target 侧，中间使用 CDFP x16 Cable。这套架构其实很适合 Cable 厂商和系统厂商：先拿一根：1 m DAC做 Baseline。再换：2 m DAC再到：3 m / 4 m DAC然后：ACCAEC甚至：AOCHost 和 Target 不动。这样做出来的数据才有比较价值。七、如果我不是测 Cable，而是想接一张真实的 Gen6 AIC 呢？Manual 还给出了第二种非常实用的搭法。Serial Cables 有一张：PCI6-AD-x16AIC-CDFP也就是：CDFP → PCIe CEM x16 Slot Adapter。于是可以搭成：Server ↓ Atlas3 CDFP Host Card ↓ Gen6 CDFP Cable ↓ CDFP-to-CEM x16 Adapter ↓ PCIe Gen6 AICManual 第 17 页就是这套连接。那下面这些设备就比较有意思了：GPU；AI Accelerator；NIC；DPU；FPGA Accelerator；PCIe Switch Card；各种正在 Bring-up 阶段的 Gen6 AIC。你甚至可以把真正的 DUT 放到：离服务器几米之外的实验台上。工程师就不需要每天趴在服务器机箱里插拔板卡。这个对于实验室测试其实非常实用。八、这张卡还有一个很容易被忽略的核心：板上自己带了一颗 MCU如果它只是：PCIe x16 → Switch → CDFP那它确实还只是一个高速互连工具。但 Serial Cables 在板上又放了一颗 MCU。而且这颗 MCU 不是只负责“亮灯”。它直接提供了一个完整的：CLI Command-Line Interface。通过板上的：CN3 USB Type-C连接电脑以后，Windows 里会看到一个 Serial COM Port。打开：Tera Term；PuTTY；或者 Linux 下类似 Terminal 工具；就可以直接进入：Cmd>开始管理这张 Host Card。Manual 明确说明，MCU CLI 可以监控温度、电压、风扇、功耗和 PCIe Link，读写 Switch/Port 寄存器、升级 Atlas3 和 MCU Firmware，并控制 CDFP Power、Reset 及 MUX 等信号。这就让它从：“一张 Switch Card”变成了：“一个可以观察、可以配置、可以排错的小型 Gen6 实验平台”。九、我最常用的几个 CLI 命令，会是这些Manual 一共提供了相当多命令。但如果真正拿到板子，我不会从第一页开始一个个敲。第一次 Bring-up，我大概只会先看下面几个。1. sysinfo这个命令非常适合工程师“先看全局”。它会一次性汇总：Firmware；Board Telemetry；Power；PCIe Link；CDFP Status；Clock；板载器件诊断。实际上相当于把：verlsdclkpwrshowportcdfpshowmodebist几类重要信息一次输出。所以现场第一条命令，我很可能就是：sysinfo十、第二条命令：showport这可能是整个 CLI 里最常用的一条。比如你刚换了一根 4 米 Cable。灯亮了。这时候别急着高兴。先敲：showport它会告诉你：当前到底是：Gen6 还是 Gen5？是：x16 还是 x8？目标状态是什么？实际 Negotiated 状态是什么？以及：Active / Idle / Degraded。Manual 对三种状态的定义非常直接：Active：目标速率和宽度都匹配；Idle：没有检测到物理 Link 或设备不存在；Degraded：虽然 Link 起来了，但实际 Speed 或者 Width 低于期望值。所以：“Link Up 了没有？”已经不是最重要的问题。真正应该问的是：“是不是 Gen6 x16 完整地 Up 了？”【图 5 建议：直接使用 User Manual 第 25 页 showport 截图，这张图非常适合微信公众号文章】十一、Cable 到底稳不稳？再敲一个 counters有一种问题工程师最讨厌：刚开始看起来好好的。过几个小时开始掉速。或者偶尔 Recovery。或者压力一上来就出现 Error。这时：counters就有用了。它可以看各个 Active Port 上的错误统计，包括：PortRxBadTLPBadDLLPRecDiagLinkDown以及 PCIe 6.0 非常值得关注的：FlitError还可以：counters clear先清零。然后跑半小时、一小时、一天压力。再看 Counter。这个方法对于比较：不同长度 DAC或者：DAC vs ACC vs AEC vs AOC非常直观。十二、Gen6 出了问题，别忘了先看电源和温度另外两个很好用的命令是：lsd和：pwrlsd可以实时显示：Atlas3 附近温度；Fan RPM；板上关键 Voltage Rail；Current；Power Consumption。pwr则直接查看：Power Enable；Power Good；Power Sequencing。这对于 AEC/AOC 尤其有意义。因为如果 Active Cable 供电本身有问题，你在 PCIe Protocol 上查一天都不会有结果。十三、CDFP 接口甚至可以自己控制 12V 和 PERST#再看：cdfp这条命令就更像实验室工具了。可以直接控制：CDFP 12 V PowerPERST#MUXSEL_0MUXSEL_1例如：cdfp p12v en给 CDFP 打开 12 V。cdfp perst 0拉低 PERST#。cdfp perst 1释放 Reset。这对于板卡 Bring-up 特别实用。不用拔 Cable，也不用重新启动整台服务器，就可以针对 CDFP 侧做一些 Power / Reset Sequence 验证。十四、PCIe Gen6 最容易折腾人的 Clock，这张卡也给你开放了高速 PCIe 环境里有一类问题很讨厌：怎么看都像 SI 问题。最后发现是：Clock。这张卡提供了两种 Reference Clock 工作方式。Buffer ModeAtlas3 使用和 Host PCIe Gold Finger 同一 Clock Domain 的参考时钟。Generator ModeAtlas3 改用板上自己的 Local Clock Generator。通过：setmode 1或者：setmode 2就可以切换。再用：showmode检查。Manual 对此有明确说明。更有意思的是 SSC 也可以设置：spread 1对应：-0.3%，3000 ppmspread 2对应：-0.5%，5000 ppm或者：spread off关闭 Spread Spectrum。甚至连 CDFP 端到底送不送 Reference Clock 都可以直接控制：clk enclk dis而且改变 Clock Output 不需要整张 Host Card 重新 Power Cycle。这类功能对真正做 Gen6 Bring-up 的人，比一句“支持 PCIe 6.0”值钱得多。十五、它甚至保留了比较深的 Debug 入口如果只是一般验证，到上面那些命令基本够用了。但做 Platform Bring-up 的人还可以继续往下走。例如：drDump 整个 Atlas3 的 Switch Register。dpDump 指定 Port Register。mw直接写 32-bit Switch Register。dfDump Switch Flash。bist做板载 I²C 器件自检。包括：Power Regulator；EEPROM；I²C Expander；MUX；Clock Generator；Clock Buffer。还有：sdb切换到 Broadcom SDB Debug Access。以及：uart在：SMART UART和SDB之间切换 CN2 接口。如果需要使用 Broadcom 的 SwitchCLID 或 ARCTIC 等底层工具，这些接口就变得有意义。当然，Manual 也特别注明：Broadcom 相关工具本身受 NDA/SLA 限制，并不是买一张卡就自动获得所有软件授权。这一点也应该说清楚。十六、还有一个工程师会很喜欢的小设计：不用开软件，先看 LED板上直接提供了：System Error；Atlas3 Heartbeat；MCU Status；Host-side Link Speed；CDFP Link Speed；Host-side Link Width；CDFP Link Width。其中两个 Blue Link Speed LED 还很有意思。它不是简单的：亮 / 不亮。而是用闪烁频率表示当前 PCIe Generation：Link SpeedLED 状态Gen10.25 HzGen20.5 HzGen31 HzGen42 HzGen54 HzGen6常亮因此你插好 Cable、上电以后：如果 CDFP 一侧那个 Blue LED 直接常亮，第一眼就知道：至少 Link Speed 已经到了 Gen6。如果 Link Width 或者 Speed 没达到预期，则可以继续通过 showport看是否显示为 Degraded。十七、如果让我实际拿它验证一根 Gen6 Cable，我会怎么做？我大概不会先跑 Benchmark。而是按照下面这个顺序。第一步：Baseline先用已知正常的短 Cable：sysinfoshowportcounters确认：Gen6 x16 Active。第二步：清 Error Countercounters clear第三步：换 DUT Cable比如：4 m DAC；ACC；AEC；AOC。第四步：重新看 Linkshowport确认是不是：Gen6 x16 / Active。第五步：跑 Traffic可以是：GPU；DMA；NVMe；或者其它 PCIe Traffic。第六步：回来检查counterslsdpwr看：有没有 LinkDown；BadTLP；BadDLLP；FLIT Error；温度异常；12 V 异常。第七步：如果 Link 不起再开始动：showmodespreadclkcdfp把：Clock；SSC；PERST#；CDFP Power逐个排查。这才是工程师真正需要的一套测试流程。十八、什么用户最适合这张卡？我觉得大概有五类。第一类：PCIe Gen6 Cable 厂商特别是：DAC / ACC / AEC / AOC。你需要一个相对稳定的 Gen6 x16 Host/Target Platform。第二类：AI Accelerator / GPU 开发团队芯片回来以后，需要先把：Link Training；Gen6 x16；长 Cable；Expansion Chassis；外置 GPU这些基础环境搭起来。第三类：PCIe Switch / Expansion Box 厂商尤其需要验证：Server → Cable → Expansion System这种真实拓扑。第四类：服务器和 AI Infrastructure 团队特别是现在服务器 Platform 还处在：Host 端 Gen5；下游设备逐渐进入 Gen6这种过渡阶段的团队。第五类：高速互连实验室希望同一套平台下面比较：1 m DAC；2 m DAC；4 m DAC；ACC；AEC；AOC。那么这张卡的价值并不是“某一根 Cable”。而是：固定一个可管理的 Gen6 x16 测试端点。十九、但是这里一定要区分：它不是 PCIe Compliance Analyzer这一点反而值得主动说。这张 Host Card 可以：搭 Gen6 环境；产生真实 PCIe Link；检查 Link Speed/Width；看各种 Error Counter；调 Clock；控制 Power/Reset；做 Firmware 和 Register Debug。但是它并不等于：PCIe Protocol Analyzer，例如业内 Nvidia, AMD, Samsung, Kioxia, Micron 等知名公司都在使用的 SerialTek PCIe 6.0 协议分析仪和训练器；BERT；示波器；PCI-SIG PHY Compliance Test Equipment。所以如果你的目标是：“这根 Cable 正式符合 PCIe 6.0 Electrical Compliance 吗？”仍然需要相应 PHY/SI 测试仪器。如果目标是：“这根 4 米 Cable 放进真实 Gen6 x16 系统能不能起来、稳不稳、有没有错误？”那么这种 Atlas3 Host Card 平台就非常实用。把这两个概念分开，文章反而更可信。二十、4 米 DAC 跑通之后，我反而更期待 ACC、AEC 和 AOC 的数据Serial Cables 这次 Newsletter 里已经给出一个非常明确的起点：PCIe 6.0 x16 CDFP 4 m DAC而且供应商报告的最差 Lane BER 达到了：8×10⁻⁸。但我觉得下一步更有意思。因为真正进入 AI Server、GPU Expansion 和 Rack-scale 架构以后，不可能所有距离都靠 Passive Copper 解决。所以这个平台接下来很自然会延伸到：更长距离 ACC；AEC；以及真正跨机箱、跨 Rack 场景的：AOC。而这也是 CDFP 接口和这张 Atlas3 Switch Card 的价值所在：它没有把自己绑死在某一种 Cable Technology 上。最后：别把它只看成一张“4 米 DAC 转接卡”如果让我用一句话总结这个产品，我会这么说：它真正解决的不是“怎么把一根 4 米 Cable 接上去”，而是怎么把一个可管理、可调 Clock、可看 Error、可控 Power/Reset 的 PCIe 6.0 x16 接口，从服务器内部完整地拉到实验台上。今天中间插的是：4 m DAC。明天可以换成：ACC。后天：AEC。再往后：AOC。另一端可以接：另一张 Atlas3 Host Card；PCIe Expansion System；GPU；AI Accelerator；或者一张真正要 Bring-up 的 Gen6 AIC。这才是它比普通 Passive Adapter 更值得关注的地方。目前 Serial Cables 已经开放 Pre-order。供应商目前给出的交付时间窗口是：2026 年 10 月底至 11 月初。如果你的项目正好在做：PCIe Gen6 x16 Cable GPU/AI Accelerator Gen6 Switch 外置 AIC ACC/AEC/AOC 或者没有 Native Gen6 Server 但希望提前搭建 Gen6 Link 环境建议在选型之前先把你的：Host 接口 → Cable 类型/长度 → Target 接口 → Endpoint → Clock → Power完整拓扑画出来。很多 Gen6 问题，并不是“买一张卡”就结束了。真正关键的是：整条 Channel 怎么搭。相关阅读关于 PCIe、CXL、NVMe SSD、NAND、DDR5 及新型存储器NVM测试的相关资料，可以在 Saniffer 公众号“白皮书”栏目继续查阅。