我们在11月份发布的“SSD控制器和ASIC设计到封装全过程视频介绍”里面提供的视频使工程师可以了解到通用的ASIC从设计一直到封装成芯片的全过程。

这两天国内IC业界公众号又来刷屏：200多家中国芯片将被美国拉入黑名单，这里面也包括禁止提供synopsys, cadence等EDA软件公司继续对于这些公司提供销售和支持服务，国内的EDA公司看来要加油了。很多不是从事IC设计的朋友可能对于EDA软件，或者说对于一颗芯片在流片（tape-out)之前的设计过程不是很清楚，或者经常看到招聘要求说要前端设计和后端设计。

我们下面的今天的视频，是一名老印工程师针对芯片设计全流程的一个BASIC TUTORIAL介绍了这个过程中很多技术原理和术语，希望对于了解这方面的朋友有帮助。

如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！我们组织这些文章，准备图片和视频素材，不论自己搭建环境拍摄视频，还是找寻一些第三方优秀视频，外加做中英文翻译、校对、添加字幕文件方便各位观看，这些都花费很多时间。

该视频介绍了从 RTL（寄存器传输级）到 GDSII（用于制造的图形数据流格式）的集成电路（IC）设计流程，并分解为多个步骤，详细描述了每个步骤的作用、使用的工具以及流程中的逻辑关系。以下是详细总结：

流程概述

RTL 到 GDSII 流程涵盖了从设计规格到物理芯片布局的完整路径，可分为三个主要部分：

1. RTL 设计（前端设计）：从客户需求出发，编写 RTL 代码并进行功能验证。

2. 逻辑设计：将 RTL 转化为门级网络表，确保逻辑一致性。

3. 物理设计（后端设计）：从布局布线到生成最终的 GDSII 文件。

流程步骤与工具

1. 设计规格与 RTL 设计

• 输入：客户提供 IC 的设计规格，定义功能需求。

• RTL 开发：使用 Verilog 或 VHDL 编写代码，主要工具包括 Xilinx Vivado、Questasim。

• 功能验证：验证代码的功能是否符合规格，常用工具有 Synopsys VCS、Cadence Incisive。

• 过程：将功能验证后的 RTL 代码转化为门级网络表（Gates Level Netlist），实现从行为描述到实际逻辑电路的映射。

• 工具：Synopsys Design Compiler、Cadence Genus。

• 输出：门级网络表。

• 目的：验证 RTL 和门级网络表逻辑的一致性。

• 工具：Synopsys Formality、Cadence Conformal。

• 过程：

• 布局：放置门级组件。

• 布线：为组件之间建立物理连接。

• 工具：Cadence Innovus、Synopsys IC Compiler。

• 输出：完成后的物理布局。

• 检查内容：

• DRC（设计规则检查）：确保设计符合制造工艺规则。

• LVS（版图与电路一致性检查）：确认版图与逻辑一致。

• ERC（电气规则检查）：验证电气特性。

• 工具：Cadence Virtuoso、Synopsys Hercules。

• 目的：将设计转化为 GDSII 格式文件，作为最终的制造数据。

• 交付：将文件发送给代工厂进行芯片制造。

1. 高度依赖工具链：流程中大量使用电子设计自动化（EDA）工具，从前端设计到后端实现，工具选择直接影响效率和结果。

2. 循环迭代：功能验证和逻辑检查常需多次迭代，确保设计符合需求。

3. 技术依赖性在后期增加：从逻辑综合开始，技术特定性显著增加，例如制造工艺（如 7nm 或 180nm）。

RTL 到 GDSII 是一个系统化、高度自动化的设计流程，涉及前端的逻辑开发与验证，以及后端的物理实现与制造准备。通过分阶段的验证和优化，每一步骤都为下一阶段奠定基础，从而确保最终设计满足功能和制造要求。

如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。