PCIe 5.0 / 6.0 高速接口技术交流总结

我们上周二和一家从事高速网卡芯片研发的客户，围绕 PCIe 5.0、PCIe 6.0、协议兼容性测试、协议分析仪、训练器以及 Gen6 测试环境搭建等内容，进行了接近 3 小时的深入交流。

参与交流的主要是客户内部负责高速接口、协议验证以及板卡研发的工程师，因此整个讨论过程非常偏底层，也涉及了不少目前 PCIe 6.0 行业内实际推进过程中遇到的真实问题。

这里按照会议交流的大致顺序，把几个核心内容整理一下，供后续做 PCIe 5.0 / 6.0、AI 服务器、SSD、DPU、网卡以及高速互连研发的工程师参考。

一、从 PCIe IP 开始：为什么真正自研 PCIe IP 的公司并不多？

会议一开始，双方先聊到了 PCIe IP 的来源问题。

客户目前主要从事高速接口研发，但底层 PCIe IP 并不是完全自研，而是采用第三方 IP。

交流中提到：

• 真正从 PHY 到 Protocol 全栈自研 PCIe IP 的公司其实并不多
• 大部分厂商仍然依赖：
• Synopsys
• Rambus
• Alphawave
• Cadence 等第三方 IP 供应商

而像：

• AMD
• Intel
• Broadcom

这种大型厂商，则更多采用内部自研 PCIe IP 团队。

二、PCIe 6.0 真正大规模落地，可能还需要几年？

客户目前主力产品仍然是 PCIe 5.0，PCIe 6.0 则已经开始进入下一代规划阶段。

不过会议里大家其实形成了一个比较一致的观点：

PCIe 6.0 真正进入大规模商用，时间并不会特别快。

交流中提到：

• 主流x86 CPU厂家内部已经有 PCIe 6.0 CPU 原型平台
• 部分大型 OEM / ODM 厂商已经拿到原型机
• 国内一些服务器厂商也已经开始提前布局

但真正成熟量产的服务器平台：

大概率仍然要等到 2028 年底以后。

原因并不是协议本身的问题，而是：

• 信号完整性
• 主板设计
• 散热
• 电源
• 验证周期
• Compatibility
• Firmware

这些问题，在 64 GT/s PAM4 条件下都会变得极其复杂。

三、当前 PCIe 6.0 最大的问题：缺少真实测试环境

这是会议中非常核心的话题之一。

因为现在很多工程师其实都发现：

PCIe 6.0 最大的问题不是“规范”，而是“环境”。

真正能跑 PCIe 6.0 的：

• CPU
• Switch
• SSD
• NIC
• Retimer

目前都极少。

所以很多公司现在其实是在：

“没有完整生态”的情况下开发 PCIe 6.0。

交流中重点提到：

目前业内大量 PCIe 6.0 Bring-up 环境，

实际上是基于：

Saniffer公司销售的PCIe Gen6 Switch 卡

搭建的。通过：

• MCIO
• Gen6 x16
• EDSFF
• CX8 800G NIC

等方式，先把基础链路建立起来。

四、一个很有意思的现象：加了延长线，反而更稳定

会议中有一个非常典型、也非常工程化的案例。

现场演示中发现：

某些情况下：

Gen6 网卡直接插入 Switch 板卡时，

只能跑到 Gen5。

但：

加入特定延长线后，

反而可以稳定跑到 Gen6 x16。

交流里分析认为：

这实际上和：

• 阻抗匹配
• Preset
• Equalization
• SI（信号完整性）

都有关系。

这也再次说明：

PCIe 6.0 已经不是“插上就能跑”的时代。

很多问题：

其实已经开始进入：

“毫米级 SI 调试”阶段。

五、为什么现在 PCIe 6.0 Switch 卡越来越重要？

会议里花了很长时间讲当前 Gen6 Switch 卡的作用。

原因其实很现实：

现在真正能买到的 PCIe 6.0 CPU 平台没有。

所以：

大量研发团队只能先用：

Gen6 Switch 卡作为RC或者EP搭环境。

例如：

• AI NIC
• DPU
• SSD
• CXL Device
• FPGA

都可以先挂在 Switch 后面做验证。

甚至：

SSD 厂商已经开始用这种方式：

一次同时验证多块 Gen6 SSD。

包括：

• EDSFF
• E3.S
• Gen6 x4 SSD

等。

六、PCIe 6.0 Compatibility 测试的发展过程，比很多人想象得慢

会议中非常详细地回顾了：

PCI-SIG PCIe 6.0 Compatibility Testing

过去几年的真实推进过程。

从 2024 年6月份第一次 Preliminary FYI Workshop 开始：

最早阶段其实问题非常多：

• 设备互联失败
• Gen6 建链失败
• Analyzer 不稳定
• 测试结果不一致
• FLIT Mode 问题
• FEC 问题
• Protocol Error

等等。

现场提到：

第一批测试时，

很多设备甚至连 Gen6 都跑不起来。

之后经过：

• 第二次
• 第三次
• 第四次
• 第五次 Workshop

问题才逐渐收敛。

直到：

2026 年，

PCIe 6.0 协议层 CTS 才正式进入可用阶段。SerialTek成为PCI SIG官方认证的首批PCIe 6.0 协议层CTS供应商。

七、为什么 SerialTek 现在越来越被关注？

这部分其实是整个会议里讨论最多的内容之一。

因为现场反复提到：

PCIe 6.0 后，

协议分析仪已经不是“抓包工具”了。

而是：

Bring-up 基础设施。

会议里重点提到：

很多传统 Analyzer：

• 会影响链路
• 会改变 SI
• 会导致问题消失

即：

接上分析仪后，

原本的问题“不见了”。

这对于研发来说是非常致命的。

交流中特别强调：

SerialTek 当前方案采用：

宇航上一种非常特殊模拟信号透传的高端分路芯片

而不是：

• Retimer
• Redriver

方式。

也就是说：

Analyzer 本身：

尽量不改变原始链路行为。

八、为什么很多大厂开始重新选择 Analyzer 平台？

会议里分享了不少调试的真实案例。其中提到：

某些团队早期使用其它 Analyzer 平台时：

• 接入后链路异常消失
• 无法复现问题
• 长期定位不到根因

后来不得不换成使用SerialTek公司的PCIe 5.0或者6.0协议分析仪后：

问题才能重新稳定复现。

这其实也说明：

PCIe 6.0 已经进入：

“测试工具本身也必须足够透明”的时代。

九、PCIe 6.0 的另一个现实：Trace 数据量已经极其庞大

会议后半段，

大家还讨论了一个现实问题：

Gen6 Trace 数据量太大。

例如：

• Gen6 x16
• 64 GT/s
• FLIT Mode

下，

长时间抓包的数据量非常惊人。

因此：

现在 Analyzer 的核心竞争力之一，

已经变成：

解码速度。

交流中提到：

业内传统的PCIe分析仪：

抓完 一个较大的Trace 后：

解码时间可能长达数小时到一两天。

而新的 Gen6 平台：

已经开始强调：

• 高速解码
• 长时间 Trace
• 深 Buffer
• 快速搜索

能力。

十、为什么现在越来越多公司开始提前布局 PCIe 6.0？

虽然现在真正商用还比较早。

但交流中其实能明显感受到：

整个行业已经开始提前卡位。

尤其：

• AI 服务器
• GPU 集群
• 高速 SSD
• CXL
• SmartNIC
• DPU

都已经开始进入：

Gen6 提前验证阶段。

因为：

等真正量产服务器出来时，

如果再开始做：

• SI
• Compatibility
• LTSSM
• Retimer
• CTS

已经来不及了。

十一、这场交流最核心的一个感受

整个交流过程中，

其实有一个非常明显的感觉：

PCIe 6.0 已经不再只是“高速接口”。

它开始变成：

一个完整系统工程。

涉及：

• 协议
• SI
• 电源
• 散热
• FEC
• PAM4
• Compatibility
• Retimer
• CTS
• Trace Analysis

全部协同。

尤其到了：

• AI 服务器
• GPU
• CXL
• Gen6 SSD

时代后，

很多问题：

已经不能靠：

• 日志
• 猜测
• 单点分析

解决。

最终：

还是得回到：

完整的协议分析与系统级验证。

总结

整体来看，

这次接近 3 小时的交流，

其实非常真实地反映了：

当前 PCIe 5.0 → PCIe 6.0 转型阶段，

整个行业的真实状态。

一方面：

• Gen6 已经开始进入研发阶段

另一方面：

• 生态仍远未成熟

而：

• Switch
• Analyzer
• Exerciser
• CTS
• SI
• Compatibility

正在成为整个产业链最关键的基础设施。

对于：

• SSD
• DPU
• AI 服务器
• 网卡
• CXL

研发团队来说，

未来几年：

“谁能更早建立稳定的 Gen6 调试环境”，

可能会直接决定产品推进速度。

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