PCIe 6.0 电气一致性CTS测试详解
2026-10-21 10:19:07
对熟悉 PCIe 协议测试的工程师来说，使用业内领先的SerialTek公司的PCIe 6.0协议分析仪分析仪抓取 TS1、TS2，查看 LTSSM 状态迁移，分析 FLIT、重放和错误计数，都是日常工作，感兴趣的可以参考Saniffer公众号之前发布的众多的高清视频，这里略举一二：
但产品进入 Electrical Compliance Test 时，桌上出现的设备往往换成了高带宽示波器、误码仪，以及布满同轴连接器的 CLB、CBB。
它们要回答的是一个更靠近电压和时间的问题：发送端发出的模拟信号是否合格，接收端在规定的恶劣信号条件下是否仍能正确接收。
本文围绕 PCIe 6.0 的 64 GT/s 电气测试，逐步讲清 Tx、Rx、均衡测试、治具与仪器的关系，并核对 CEM、EDSFF、M.2、U.2 的公开治具供应情况。资料核对截至 2026 年 10 月 20 日。
图 1 厂商公开的 PCIe 6.0 测试系统示例。示波器观察波形，BERT 产生测试信号并统计误码，治具连接 DUT 与仪器。图源 Tektronix。[4]
一 电气 CTS 在检查什么
CTS 通常指 Compliance Test Specification，即一致性测试规范。工程交流中，大家也会把按规范执行的测试简称为 CTS。本文讨论的是其中的物理层电气一致性测试，具体应对照 PCI-SIG 的 PHY Test Specification，而不是把所有物理层功能都归到一张眼图里。
可以把协议测试与电气测试放在同一张表中理解。
| 要回答的问题 | 常见观察对象 | 主要工具 |
|---|---|---|
一台设备能枚举、能跑满带宽，说明它在当前搭配和条件下能够工作。电气一致性测试则使用规定的参考面、信道和应力，检查它是否满足共同的接口要求。
反过来，某次示波器报告显示 Pass，也只代表对应测试配置下的结果。PCI-SIG 的完整一致性计划还包括配置空间、链路层、事务层及互操作等要求，不能用一份 Tx 报告代替整个产品的合规结论。[1]
二 Gen6 为什么让测试更复杂
PCIe 6.0 在 64 GT/s 使用 PAM4。以前 NRZ 每个符号只区分两个电平，PAM4 要区分四个电平，一个符号承载两个比特，因此 64 GT/s 对应的符号速率是 32 GBaud，符号周期是 31.25 ps，奈奎斯特频率为 16 GHz。[6]
这里的 64 GT/s 是接口速率标识，不能直接当成应用层的有效数据吞吐量；编码、FLIT、FEC 及协议开销还需要另外考虑。
图 2 四电平与符号速率概念图。三个判决间隔对应 PAM4 的三个眼睛；图中波形为原理示意，不是 DUT 实测结果。
在相同总摆幅下，要区分的电平变多，噪声和失真便更容易造成误判。除了抖动和眼图，Gen6 还特别关注两类指标：
SNDR**，Signal-to-Noise-and-Distortion Ratio，信号与噪声及失真之比。**可以理解为：有用信号相对于杂质是否足够清楚。计算时还要按要求处理示波器自身的噪声，否则可能把仪器噪声算到 DUT 头上。
RLM**，Ratio of Level Mismatch，电平失配比。**它描述四个电平排列得是否足够均匀。总摆幅看起来正常，并不意味着中间两个电平的位置就正确。[7]
因此，Gen6 测试不能简单照搬 Gen5 的 NRZ 眼图模板。设备回退到 32 GT/s 及以下时，也应按相应代际的方法测试。
三 CLB 和 CBB 是按被测对象区分的
先记住它们的全称。
| 名称 | 全称与常用中文解释 | 面向什么 DUT |
|---|---|---|
CLB 插进被测主机的插槽，CBB 用自己的插槽接纳被测插卡。两者都可以用于 Tx 和 Rx 测试。 CLB 不是“Tx 专用板”，CBB 也不是“Rx 专用板”。[8]
图 3 先确定 DUT 是主机端还是插卡端，再选择 CLB 或 CBB。图中的高速连接在 Tx 与 Rx 测试中按对应方向使用。
以 CEM 接口为例，主机测试中的 CLB 看起来像一张特殊的 PCIe 卡：有金手指，却没有 GPU 或网卡控制器；卡上密集排列的射频连接器，将各 Lane 的差分信号引到仪器。
图 4 PCI-SIG Gen6 CLB 实物示例。金手指连接 DUT 主机插槽，同轴接口提供高速测量通路。照片提取自 Anritsu／Tektronix 2025 年公开技术讲义第 26 页，保留原始图像。[9]
图 5 同一讲义中的 Gen6 金手指细节。接触区、焊盘和走线的几何结构也会影响高频测量，不能只凭“能插进去”判断治具适用性。[9]
CBB 更像一块为测试设计的底板：中间是插卡插槽，周围是同轴接口，还可能有供电、复位、参考时钟和测试模式控制电路。它通常不承担完整主机的操作系统和应用功能。
图 6 Allion APT26016 CEM CBB6.0 套件实物，包括 CBB、控制板和射频线缆模块。展示的是该厂商产品，不代表对所有测试配置的统一认可。[10]
图 7 上述 CBB 的细部图。中间长插槽接 DUT；成组射频接口引出高速信号；其他接口承担供电、参考时钟与控制。各端口必须按该板手册和 Lane map 识别。[10]
它们为什么不等于普通转接板
在这些频率下，连接器、焊盘、PCB 走线和线缆都会成为被测路径的一部分。治具既要把信号引出来，又要让这段附加路径可以被表征和校正。
因此，治具通常需要配套的 S 参数、校准结构或校准板。S 参数可理解为这段路径的“高频传输档案”，记录信号经过它之后的衰减、反射等特性。2×Thru 等结构则帮助仪器或软件分离治具两端的影响。
**去嵌入，De-embedding，是利用路径模型把指定测量附件的影响校正出去。**这不意味着把测试中所有损耗都消掉：规范要求保留或引入的参考信道损耗，仍然是判定条件的一部分。
CLB、CBB 还可能提供合规测试需要的终端负载、参考时钟接入、PERST# 和 Compliance Mode Toggle Signal，简称 CMTS。具体由哪块板实现、如何连接，以套件手册为准。板上的 Tx／Rx 丝印也应先核对其参照方向，不能只按仪器端名称猜接线。
四 Tx 测试怎样连接和执行
测主机 Tx 时，CLB 插入被测主机插槽，将该 Lane 的发送差分对连接到示波器。测插卡 Tx 时，将插卡插入 CBB，再把该 Lane 的发送差分对连接到示波器。
每个差分对通常对应正、负两根同轴通路。两根线的时延差、连接器和仪器通道间的偏差都会影响结果，需要按 MOI 做 deskew 等设置。若项目需要同时观察参考时钟，还要增加对应的时钟采集通路。
图 8 Tx 测试的两个层次。上面是实物连接，下面是软件对采集波形的处理。不同项目采用的处理链并不完全相同。
图 9 2026 年公开软件手册中的 Gen6 CEM AIC Tx 接线示例。浅蓝色差分通路从 CBB6 连接示波器，另有板上连接、供电和 Toggle 控制。具体端接、时钟和端口配置按图源手册执行，不能将该图套用到所有仪器。[12]
先让 DUT 发出正确的测试码型
普通业务流量不适合直接代替指定的合规码型。测试时，要让 DUT 进入要求的 Compliance 状态，并选择对应速率、预设和码型。
对协议工程师来说，这与 Polling.Compliance 有直接联系。CLB／CBB 配套控制器可按相应方法切换测试设置；部分 DUT 还需要寄存器、固件或厂商调试接口配合。进入 64 GT/s，并不代表已经选中了正确的测试码型。[11]
Tx 均衡可以理解为预先调整发送波形的前后符号权重，以应对信道的频率相关损耗；预设就是一组规定的均衡设置。
Gen6 会用到 Compliance Pattern、抖动测量码型和 High Swing Toggle 等不同信号。软件要检查码型与设置，不能用一份采样文件无差别计算所有项目。64 GT/s 的 Tx 预设使用 Q0 至 Q10，不能把 Gen5 的 P0 至 P10 标签直接套过来。[5]
Tx 一般测哪些项目
下面按工程目的归类。Base 芯片级验证与 CEM 系统／插卡级测试的项目集合不同，这张表是项目地图，不是每个 DUT 都必须全做的勾选清单。
| 项目或项目组 | 通俗解释 | 判定时必须对齐什么 |
|---|---|---|
上表中的后两组更多涉及 Base 验证；不要因为软件有这些菜单，就认定它们全部属于本次 CEM 正式必测项。CEM 项目与配置可参照公开软件手册，再与当前 Test Guide 核对。5[13]
图 10 TekExpress 的 Gen6 CEM Tx 测试选择界面示例，可以看到预设、眼图、SNDR、RLM 和抖动等项目。软件界面图源 2025 年厂商数据表，实际菜单以所用版本为准。[5]
示波器屏幕上的眼图为什么不能直接代表通过
首先，采集位置不一定就是规范判定位置。其次，规范可能要求对波形加入参考信道模型、执行规定的 CTLE 或其他均衡处理，再计算统计眼图。CTLE 是 Continuous-Time Linear Equalizer，即连续时间线性均衡器，可理解为接收端按频率调整信号的补偿环节；测试中使用的模型及参数必须按模板选择。最后，示波器的噪声、带宽和时钟恢复模型也会改变结果。
所以，一张“看起来张得很开”的原始眼图，既不能替代完整报告，也不能与另一套不同参考面、不同滤波和不同算法的眼图直接比较。应一起保留原始波形、S 参数、处理模板和软件版本。7
五 Rx 测试先校准坏信号再测 DUT
Rx 测试的核心，是给接收端送入一个精确控制、难度符合规范的信号，再观察它能否接收。
BERT 是 Bit Error Ratio Tester，误码率测试仪。这里需要的不只是一个能产生 PAM4 的信号源，还需要支持相应 PCIe 训练、均衡和回环流程的配置。发生端常称 PPG，Pattern Generator；检测端常称 ED，Error Detector。
第一步校准测试源和应力路径
先不急着测 DUT。用示波器观察测试源和校准路径，确认信号到达规定参考面时，幅度、抖动、干扰、损耗和最终受压眼图都满足目标。
图 11 校准过程的功能示意。具体使用哪些校准板、CLB／CBB 和连接顺序，取决于 AIC 或 System 拓扑及对应 MOI。
常见的两层工作是：先校准源端或 TP3 等规定位置的幅度、预设、RJ、SJ；再校准信道后 TP2 等规定参考面上的最终受压眼图。TP2、TP3 是规范图中的位置名称，必须连同拓扑一起读，不能把所有治具上同名接口都当成同一个物理位置。[8]
| 校准对象 | 它模拟什么 | 工程上应检查什么 |
|---|---|---|
Variable ISI Board 是可变码间干扰板。它常通过可选择的不同长度或损耗通道，提供所需的信道条件。这里的“可变”不一定意味着软件连续调一个电阻；很多操作实际是选择或重接不同通路。
这也解释了为什么校准会花时间：BERT 面板上的设定值，不等于信号穿过全部附件之后的实测值。最终应力必须由实际路径验证。更换线缆、适配器、通道或相关配置后，要按 MOI 判断并执行所需的重新校准。
第二步完成链路训练和物理层回环
校准完成后，按测试方法接入 DUT。BERT 与 DUT 完成相应训练和均衡，使 DUT 进入要求的 Loopback 状态。常见的 Recovery 训练流程，会先建立链路，再经 Recovery 进入回环；实际支持的进入方式和操作顺序按 DUT 与测试软件配置确认。
受压信号进入 DUT Rx，经过物理层接收与回环路径，再由 DUT Tx 返回 BERT 检测端。检测端将收到的序列与预期序列比较，统计错误。这个过程不需要用 NVMe 读写或应用程序回传数据来代替。
图 12 Rx 回环测试拓扑。绿色为送入 DUT 的受测方向，蓝色为返回检测路径。实际时钟、终端和附加器件按 MOI 连接。
这里有一个经常被忽略的条件：返回路径必须足够可靠。 如果 DUT Tx 到 BERT ED 的线缆、预设或 ED 均衡设置本身造成错误，就可能把返回路径的问题误算成 DUT Rx 的接收能力不足。
因此，正式统计前应按测试流程优化、验证返回路径，并检查失锁、同步丢失和退出回环等状态。需要返回路径 redriver 或其他器件时，必须按适用 MOI 配置，不能随意在受测输入方向加入器件来“改善”结果。9
图 13 公开讲义中的 AIC Rx LEQ 接线例。蓝色通路经过 ISI 板进入 CBB，DUT Tx 经返回通路连接检测端；图中还画出了参考时钟和各模块连接。接线细节对应图源的 MP1900A 配置，不代表通用接线标准。[9]
Gen6 的 FBER 与协议层错误计数有什么关系
Gen6 的物理层测试会涉及 FBER，即 First Bit Error Ratio。它对突发错误首错的计数方式有专门定义，不能简单等同于把每一个错误比特都计入的普通 BER，也不能直接拿操作系统中的 AER 计数换算。
公开测试资料给出的 Gen6 Rx 测试目标为 FBER 10⁻⁶ 量级，对应纠错前的接收表现。FEC、CRC 和重放是在另外的层面帮助链路处理错误；“业务没有报错”不能替代这里的物理层误码测量。8
图 14 TekRxTest 2026 年公开资料中的 Rx 测试设置界面，可见校准应力、观察时间和误码判定等设置。图中数值是厂商界面示例，不能直接套用于所有测试；不是本次 DUT 实测截图。[14]
完整 JTOL，即 Jitter Tolerance，抖动容限扫描，还可以在多个频率下寻找 DUT 的余量。但研发摸底项目和正式 CEM 必测项目需要区分。例如 2026 年公开软件手册明确说明，其 CEM LEQ 流程中的多频 JTOL 不是合规必需项。不能把菜单中所有可选扫描都写成 PCI-SIG 强制要求。[12]
六 LEQ 为什么同时需要协议训练和电气测量
LEQ 是 Link Equalization，链路均衡。协议工程师熟悉的训练请求，在这里会与真实模拟输出关联起来。
例如，测试仪请求 DUT 改变 Tx 预设后，不能只看 DUT 回了正确的训练信息，还要测量它的输出是否确实变成了要求的幅度关系，以及改变花了多长时间。
图 15 Tx LEQ 功能示意。BERT 完成训练交互，示波器测量 DUT 的实际发送波形。实际配置可能还包含分路器、触发线和返回路径，按 MOI 搭建。
| 均衡相关测试 | 主要问题 | 需要怎样的证据 |
|---|---|---|
各项的准确名称、适用对象和执行顺序以当前测试指南为准。这些测试说明：电气测试确实需要理解 LTSSM 和训练机制，但普通协议 exerciser 如果没有相应的校准应力发生及误码检测能力，不能仅凭“能发 TS”就替代电气测试 BERT。8
七 通过标准究竟从哪里来
面对一份 Pass／Fail 报告，最先应看的不是绿色标志，而是测了什么对象，使用哪个规范版本，在什么参考面和条件下判定。
PCI-SIG 公开页面列出的 PHY Test Specification Revision 6.x 日期为 2026 年 6 月 24 日。正式测试还要结合适用的 Base／CEM 规范、Test Guide、Workshop Testing Summary、MOI 和获准的软件配置。部分完整资料位于会员下载区。1
这些文件各有分工：Base 规定端口和芯片层面的基础电气要求；CEM 规定插卡与系统插槽形态下的接口要求；PHY Test Specification 规定相应测试方法；Test Guide 与 Workshop Testing Summary 明确测试实施范围；MOI，即 Method of Implementation，落实到具体仪器组合的操作方法。因此，芯片测试板上通过 Base 测量，与装成产品后通过 CEM 测量，不能只凭同一个速率标签画等号。
本次核对没有取得这些会员文件的全部现行正文，因此不会把厂商早期讲义中的整套限值冒充为现行官方完整清单。下面列出可核查的公开数值，帮助理解报告的量纲与判定方式。
| 公开数值示例 | 它说明什么 | 来源及使用边界 |
|---|---|---|
上述数值分别来自公开资料 59。其中最容易混淆的是：用于校准 Rx 测试源的眼高／眼宽，不能拿来直接判 DUT Tx 是否通过。
同样，不能为了让报告变绿而把限值改宽。研发软件往往允许修改限值，用于余量研究；这类结果应明确标成自定义测试。正式比较应使用适用的合规配置，并记录配置名称及版本。[12]
八 CLB 和 CBB 都是 CEM x16 吗
不是。CLB／CBB 描述的是测试角色，CEM、EDSFF、M.2、U.2 描述的是接口形态。两者是不同维度。
CEM 是 Card Electromechanical，卡机电规范。常见 CEM 套件确实有熟悉的长插槽或金手指，但官方 CEM 6.0 套件就分别列有 PCIe-CLB-X1X16、PCIe-CLB-X4X8 和 PCIe-CBB-MAIN，而不是所有情况只用同一张 x16 CLB。[3]
还要区分机械宽度、实际引出的 Lane 数和测试支持范围。某张板长得像 x16，未必把所有 Lane 同时引出来；某套件机械上是 x8，也可能只连接前四条 Lane。正式应测 Lane 的选择，由 Test Guide、DUT 配置与测试计划决定。
Gen6 EDSFF 已有对应治具
测服务器 EDSFF 插槽，使用相应的 EDSFF CLB；测 EDSFF SSD，使用能接纳该 SSD 的 EDSFF CBB。不能把一张普通 CEM CLB 直接插进 EDSFF 插槽。
图 16 Allion APT25015 E1／E3 CLB6.0 实物，厂商标注用于 Gen1 至 Gen6 主机电气测试。具体 E1／E3 端口使用方式按产品手册确认。[15]
图 17 iPasslabs 公布的 Gen6 EDSFF-1C 套件，包含接纳设备的 CBB 与插入系统端的 CLB。图源厂商产品资料第 2 页。[16]
图 18 同一资料中的 EDSFF-2C 套件。接口长度、Lane 映射、供电和参考时钟通路需要逐项匹配，不能只凭外形相近互换。[16]
iST 的公开产品页还明确列出支持 64 GT/s 的 E1.S／E1.L 1C 及 E3.S／E3.L 2C CBB＋CLB。[17] 这说明 EDSFF 并非只能靠 CEM 转接来做研发测试；是否采用原生治具，仍要考虑目标测试方法。
Gen6 M2 和 U2 已有公开产品
这个问题可以直接回答：市场上已经能找到标注支持 Gen6 的 M.2 和 U.2 治具。 但有产品销售，不等于任意套件都自动成为正式测试认可配置。
图 19 厂商将 APT22105 列为支持 Gen6 的 M.2 CLB；原图丝印为 CLB5.0 Full。具体硬件修订及 64 GT/s 支持范围应按厂商资料核对，不能单凭丝印判断。[15]
图 20 Allion APT26017 M.2 CBB6.0。M-Key 插座接纳 DUT SSD，高速信号经成组射频接口引出；供电、复位与时钟按该板说明连接。[18]
图 21 iPasslabs 公布的 Gen6 U.2 套件。大板为设备端 CBB，小板承担对应 CLB、校准或控制角色，具体分工以套件手册为准。[16]
原生接口治具的价值，是让 SSD 或主机端口直接接入可表征的测试路径。如果正式测试方案采用 CEM 转接，则需要按认可方案处理转接板的损耗、反射、Lane 映射和参考面，不能把转接板当作不存在。带 redriver／retimer 的功能转接板，更不能不加区分地放进被测通路。[13]
九 官方套件和市场供应商应怎样区分
“PCI-SIG 批准的供应商”这句话，需要拆开核对。测试仪器及软件的 Gold Suite／MOI 认可、实验室的 ATL 资格、治具本身的适用配置，是三件不同的事。某公司是 PCI-SIG 会员，或其治具宣称符合规范，也不能直接推出它的所有接口治具都已获正式认可。
截至本次核对，公开官网能够直接确认的 Gen6 官方治具渠道，是 PCI-SIG 的 CEM 6.0 订购页面。没有从公开资料取得一份覆盖所有厂商、所有非 CEM 接口和硬件修订的完整批准名录。 因此，下表将官方套件与厂商公开产品分开写，不把市场产品目录包装成批准名单。
| 渠道或厂商 | 可核查的接口与产品 | 认可状态应怎样理解 |
|---|---|---|
表中依据为 3[15]—[20]。Allion 的公开 CLB 型号还包括 CEM APT25012／APT25017、OCP APT25013、U.2／U.3 APT25042；同名 Gen6 系列中的引出 Lane 范围并不完全相同。[15]
有两个细节尤其值得注意。第一，PCI-SIG 订购页上的 M.2 3.0 CLB／CBB 明确写的是 8 GT/s 的旧套件，不能把它当成官方 Gen6 M.2 套件。[3] 第二，iST 当前页面对 Gen6 U.2、M.2 等仍有后续开发表述；其他厂商已有产品，不意味着所有供应商都在相同阶段。[17]
采购时最有效的沟通，是请供应商和目标实验室针对同一配置给出：零件号与硬件修订、接口和 Lane map、配套 S 参数及校准结构、对应 MOI、正式测试是否接受该配置的明确依据。 如果只做研发预验证，也应说清楚，避免把“能测”误解为“这套就能用于正式提交”。
十 搭建一套测试台还需要哪些设备
| 设备 | 主要作用 | 选型时要确认的内容 |
|---|---|---|
市面上可见的方案包括 Tektronix 示波器配合 Anritsu MP1900A、Keysight UXR 与相应 BERT 及软件、Teledyne LeCroy 的示波器和 QualiPHY 2 配合受支持 BERT 等。4[12]
其中，Tektronix 当前公开页面明确写明其 PCIe 6.0 CEM Tx 与 Rx 方案获得 Gold Suite 认可；这项声明针对相应测试方案，不能扩大为其所有仪器、所有治具和任意软件版本均获认可。[4] 不同品牌还可能共享某些仪器或分析工具，完整的兼容组合比单独列品牌更有意义。
自动化软件通常会提供 Test Selection、连接提示、校准流程、结果和报告界面。它能减少人工切换与文件管理的错误，但不会替工程师纠正错误的 DUT 类型、时钟架构、Lane 映射或过期 S 参数。
对熟悉协议层的团队，第一次组织电气测试可以这样开展：先固定一款 DUT、一个接口和一个目标速率；确认 Compliance Pattern 和 Loopback 的进入方法；用正确治具做 Tx 采集；完成 Rx 校准后再做回环误码测试；最后扩展到要求的 Lane、低速档位、时钟条件和其他适用项目。
报告中应能追溯 DUT 固件与硬件、Lane、时钟架构与 SSC、治具及线缆、S 参数、软件与规范配置、校准结果，以及每个测量值和限值。这样，一次失败才有机会被定位，一次通过也才有依据被复核。
理解到这里，再看电气实验室的接线便有了明确顺序：先看 DUT，确定 CLB 或 CBB；再看测的是 Tx、Rx 还是 LEQ；然后检查参考面、校准路径和判定配置。 协议记录帮助解释链路如何交互，电气测量则补上电压、时间与接收余量的证据。
资料来源
[1] PCI-SIG Compliance Program 及 PCI Express 6.x Test Guide 公开入口。
[2] PCI-SIG PCI Express Architecture PHY Test Specification Revision 6.x，公开发布日期 2026 年 6 月 24 日。
[3] PCI-SIG Fixture Ordering Information，CEM 6.0 套件及配套附件说明。
[4] Tektronix PCIe Test Equipment and Testing Solutions，Gen6 CEM Gold Suite 及仪器方案说明。
[5] Tektronix PCI Express Transmitter Compliance／Debug Test Solution，61W-24540-27，2025 年 10 月 17 日，特别参照第 2、11、12 页。
[6] Keysight PCIe 6.0 Receiver Compliance 测试说明。
[7] Teledyne LeCroy The Impact of PAM4 on PCIe 6.0 Electrical Testing 及 PCIe 6.0 Compliance Measurements 应用说明。
[8] Granite River Labs A Quick Preparation Guide to PCIe 6.0 CEM Receiver Compliance Testing，2024 年 4 月 8 日。
[9] Anritsu／Tektronix TIC2025 PCI Express Rx 技术讲义，参照第 21、26、29 至 36 页；早期数值与现行正式要求须区分。
[10] Allion PCIe CEM CBB6.0 Test Fixture Set，APT26016 产品说明。
[11] Synopsys Compliance Load Board Verification for PCIe 6.0+ Designs，Polling.Compliance 与测试码型说明。
[12] Teledyne LeCroy QPHY2-PCIEN-TX-RX Instruction Manual，2026 年 8 月，参照 CEM Tx、CEM LEQ、校准与结果章节。
[13] Keysight SW00PCIE／SW02PCIE 产品资料，Gen6 Base／CEM 测量与信道处理说明。
[14] Tektronix TekRxTest Suite Datasheet，61W-73782-10，2026 年 9 月 2 日，第 2 至 4 页。
[15] Allion PCI Express 6.0 Test Fixtures 系列产品页。
[16] iPasslabs PCIe 6.0 Test Fixtures 产品页及四页产品资料。
[17] iST High-Speed Signal Test Fixture 产品说明。
[18] Allion PCIe M.2 CBB6.0 Test Fixture Set，APT26017 产品说明。
[19] Wilder Technologies PCIe 产品目录及 Gen6 MCIO x8 产品说明。
[20] Serial Cables Gen6 AIC SMPM Fixture Set，QTL3151 产品说明。
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