就在这两年业内各类PCIe 6.0接口芯片验证和测试还一地鸡毛的情况下，很多用户经常询问我关于PCIe 7.0的业界发展情况。随着Saniffer上周发布针对PCIe 6/7/8, CXL 3/4, NVMe SSD, NAND, 1.6T Ethernet技术的免费测试技术和工具白皮书ver 16.0，全文将近2500页（建议使用开源免费的SumatraPDF阅读，该软件占用内存资源极少，速度极快），我们增加了很多关于PCIe 7.0以及PCIe 8.0的全球动态；同时，结合我们和国外专家的日常交流，以及业内各种信息的汇总写了下面的文章，希望对于想了解这方面信息的用户有所帮助。

摘要：在生成式 AI 与智能体（Agentic AI）工作负载的倒逼下，数据中心内部的 I/O 互连正经历二十年来尤为剧烈的一次代际跃迁。一边是 PCI-SIG 在 2025 年 6 月正式交付 PCIe 7.0 v1.0 规范 并同步推出标准化光互连方案，另一边是 PCIe 8.0 Draft 0.5 草案 在 2026 年 5 月提前向成员开放审阅，将单通道速率推向 256.0 GT/s、x16 双向总带宽推上 1.0 TB/s 大关。当市场上搭载 PCIe 6.0 的服务器平台与企业级 SSD 刚刚在 2026 年进入规模化出货前夜，全球头部的 IP 供应商、互连芯片厂商、CPU/GPU 算力大厂、连接器厂商以及测试测量巨头，已经在实验室和开发者大会上展开了围绕 PCIe 7.0 乃至 PCIe 8.0 的真刀真枪演练。本文将系统梳理截至 2026 年 10 月的 PCI-SIG 官方活动日程与全产业链各环节研发进展。

01 为什么 PCIe 6.0 刚上路，产业界已经在抢跑 PCIe 7.0 和 8.0？

如果站在消费级 PC 的视角看 PCIe 标准，很多人会产生一种“标准跑得太快、硬件根本用不上”的错觉——毕竟直到 2025 至 2026 年，主流消费级显卡与主板才刚刚完成从 PCIe 4.0 向 PCIe 5.0 的普及过渡。

但在超大规模 AI 数据中心（AI Factory）和高性能计算（HPC）机房里，情况截然相反：I/O 带宽的增长速度，正在被网卡端口速率、HBM 内存带宽以及多芯片封装（Chiplet）的膨胀速度死死追赶。

我们可以算一笔非常直观的工程账：

• 网卡与 DPU 的倒逼：在 2026 年主流的智算集群中，后端纵向扩展（Scale-Up）有 NVLink 或 UALink 撑腰，但前端与横向扩展（Scale-Out）网络仍然高度依赖 PCIe 总线与主机 CPU、GPU 及存储节点交互。当数据中心网卡从 400G 迈向 800G 乃至 1.6T 以太网（例如 NVIDIA ConnectX-9 SuperNIC 已支持 1.6 Tb/s 速率），1.6 Tb/s 的单向网络吞吐量折算成字节就是 200 GB/s。而在 PCIe 6.0（64 GT/s）时代，即便插满一整个 x16 插槽，单向理论峰值带宽也只有 128 GB/s——这意味着如果不用两根 x16 通道做分叉（Bifurcation），单条 PCIe 6.0 x16 根本喂不饱一张 1.6T 网卡。唯有升级到单向带宽达 256 GB/s（双向 512 GB/s）的 PCIe 7.0，才能以单条 x16 链路实现与 1.6T 网卡的无阻塞线速匹配；而到了 2028 年前后 3.2T 网卡（单向 400 GB/s）登场时，单向 512 GB/s（双向 1 TB/s）的 PCIe 8.0 也将成为必选项。
• 芯片海岸线（Beachfront）与光罩极限：正如 Synopsys 在 2026 年 8 月的技术分析中所指出的，单颗裸片（Die）受到约 850 mm² 光罩尺寸的物理限制，芯片边缘可用于布置 SerDes 引脚的“海岸线”极其宝贵。与其在单颗芯片上堆叠更多低速通道，不如将单通道速率从 64 GT/s 翻倍到 128 GT/s 甚至 256 GT/s——用 PCIe 8.0 的 x4 通道就能跑出 PCIe 6.0 x16 的带宽，从而大幅节省封装引脚与主板布线层数。
• CXL 内存池化与解耦架构的刚需：建立在 PCIe 物理层（PHY）之上的 CXL 协议，已经在 2025 年 12 月发布了基于 PCIe 7.0（128 GT/s）物理层的 CXL 4.0 规范 v1.0。大模型推理阶段的超长上下文（KV Cache）极度渴求跨机架的内存池化与共享，而内存语义对延迟和带宽极为敏感，直接推动了底层 128 GT/s 与 256 GT/s 物理层的演进。

02 标准全景对比：PCIe 7.0 定稿与 PCIe 8.0 草案的核心技术细节

延续了二十余年的“每三年带宽翻倍”传统，PCI-SIG 在 2025 至 2026 年间交出了一份节奏紧凑的标准演进路线图：

1. PCIe 7.0：128 GT/s 时代的“稳健倍增”与光互连破冰

2025 年 6 月 11 日，PCI-SIG 在美国圣克拉拉开发者大会上正式向全体成员发布了 PCIe 7.0 Base Specification v1.0（此前分别于 2023 年 6 月完成 v0.3、2024 年 4 月完成 v0.5、2025 年 1 月完成 v0.7 草案）。

在物理层与协议层设计上，PCIe 7.0 并没有像 PCIe 5.0 升 6.0 那样进行彻底的编码重构，而是采取了更利于产业快速落地的继承策略：

• 继续沿用 PAM4 调制与 256B Flit（流控单元）编码：
  由于 PCIe 6.0 已经完成了从 NRZ 到 4 电平脉冲幅度调制（PAM4）、固定大小 Flit 封装以及轻量级前向纠错（FEC）的艰难转身，PCIe 7.0 保持了相同的 Flit 结构（236 字节 TLP 载荷 + 6 字节 DLP + 8 字节 CRC + 6 字节三路交织 FEC），核心工作集中在信道参数调优、均衡算法升级、降低传输延迟以及通过 L0p 动态链路宽度调节机制进一步优化能效。
• 正式引入标准化光学互连（Optical Aware Retimer ECN）：
  在发布 PCIe 7.0 v1.0 的同一天（2025 年 6 月 11 日），PCI-SIG 宣布率先批准了基于行业标准的 Optical Aware Retimer ECN（工程变更通知），同时修订了 PCIe 6.4 和 PCIe 7.0 规范。该方案无需改动现有的交换芯片（Switch）、根复合体（Root Complex）或端点设备（Endpoint）硅片设计，只需借助支持光学感知的 Retimer，即可将电信号无缝映射并复用到光纤链路上，让 PCIe 从机箱内部走出机柜，实现跨机架（Rack-to-Rack）乃至跨集群（Pod-to-Pod）的数十米级低延迟扩展。

2. PCIe 8.0：半年内连跳两级草案，向 256 GT/s 与新型连接器进军

在 PCIe 7.0 正式版发布不到两个月后，PCI-SIG 于 2025 年 8 月 5 日正式官宣启动 PCIe 8.0 规范制定工作。令人瞩目的是其推进速度：

• 2025 年 9 月 18 日：
  迅速向成员发布 PCIe 8.0 Draft 0.3 初步草案；
• 2026 年 5 月 1 日：
  比常规时间表提前完成了初期完整技术草案——PCIe 8.0 Draft 0.5，吸纳了成员对 v0.3 的全部反馈，并明确在 2028 年正式发布 v1.0 规范。

根据 ServeTheHome 对 PCIe 8.0 Draft 0.5 的深度披露，PCIe 8.0 的核心技术看点在于：

1. 坚守 PAM4 + Flit 路线：
   尽管业内曾争论 256 GT/s 是否需要切换到 PAM6 或 PAM8，但 Draft 0.5 明确继续采用 PAM4 调制与 Flit 编码，将符号率推高至 128 Gbaud（奈奎斯特频率高达 64 GHz）。
2. 评估全新连接器技术（New Connector Technology）：
   在 64 GHz 奈奎斯特频率下，传统 CEM 金手指插槽的过孔反射、串扰和介质损耗已接近物理天花板。PCI-SIG 正在一面保持对旧世代协议的向下兼容，一面评估面向 256 GT/s 的新型板端与线缆连接器形态（包括近封装光学 NPO、共封装光学 CPO 以及新一代 CopprLink 铜缆接口）。
3. 协议层增效：
   重点推进无序 I/O（Unordered I/O, UIO）、多链路聚合（MultiLink）以及更严苛的功耗控制机制，确保在翻倍速率下依然满足延迟与可靠性指标。

03 PCI-SIG 官方活动全景盘点：DevCon、Compliance Workshop 与 Plugfest 日程表

对于关心 PCIe 7.0 和 8.0 何时能真正买到、何时能完成互操作测试的工程师而言，PCI-SIG 官方活动日历是观察产业链成熟度的晴雨表。PCI-SIG 的核心活动分为三类：开发者大会（Developers Conference, DevCon）、合规与互操作性测试工作坊（Compliance Workshop，即业内俗称的 Plugfest 插拔测试大会），以及针对新标准正式认证前的探索性互操作测试（Preliminary FYI / Pre-FYI Workshop）。

根据 PCI-SIG 官网历史活动记录与 2026–2027 最新活动排期，我们将所有关键节点梳理如下：

1. 2025 年至 2026 年 10 月已举办的关键活动回顾

• 2025 年 6 月 11–12 日 ｜PCI-SIG US DevCon 2025（美国加州圣克拉拉）：
  PCIe 7.0 v1.0 正式版与 Optical Aware Retimer ECN 发布的主舞台；新思、Cadence、安立、泰克等现场演示了早期基于 128 GT/s 硅片与光模块的测试平台。
• 2025 年全年合规测试与巡展：
  先后举办了亚太巡展（2 月马来西亚槟城与台北）、5 场常规合规测试工作坊（#133 至 #137）、2 场 PCIe 6.x Preliminary FYI Workshop（3 月与 10 月，旧金山），以及首尔（9 月）、班加罗尔（11 月）开发者大会。
• 2026 年 2 月 9–13 日 ｜PCI-SIG DevCon Taiwan 2026 & Compliance Workshop #138（台北万豪酒店）：
  聚焦亚太服务器 ODM、连接器与存储生态对 PCIe 6.x 量产合规及 PCIe 7.0 早期信道设计的支持。
• 2026 年 3 月 24–27 日 ｜PCIe 6.x Protocol Pre-FYI Workshop（美国俄勒冈州 Hillsboro）：
  在 PCIe 6.x 正式进入 Integrators List 认证前夕，完成协议层黄金测试套件（Gold Suite）的基准校准。
• 2026 年 4 月 20–24 日 ｜PCI-SIG Compliance Workshop #139（美国南旧金山）：
  春季常规互操作测试。
• 2026 年 5 月 6–7 日 ｜PCI-SIG US Developers Conference 2026（美国加州圣克拉拉会议中心）：
  2026 年度重头戏！紧随 5 月 1 日发布的 PCIe 8.0 Draft 0.5 草案，大会议程不仅设立了专门的《PCIe 7.0 PHY Logical》与电气合规专题培训，更见证了 Cadence、Synopsys 等厂商公开实测演示 256 GT/s PCIe 8.0 物理层原型与控制器仿真，以及安立、是德科技等的 PCIe 7.0 全套实测方案。
• 2026 年 7 月 27–31 日 ｜PCI-SIG Compliance Workshop #140（美国南旧金山）：
  正式开启针对 PCIe 6.x（64 GT/s）产品的官方测试选项。
• 2026 年 8 月 4–6 日 ｜FMS 2026 闪存峰会（美国圣克拉拉）：
  PCI-SIG 举办《PCI Express Technology: Evolving to Meet the Demands of AI》专题演讲，与多款 PCIe 6.0 SSD 及 PCIe 7.0 预研方案同台亮相。
• 2026 年 9 月 18–25 日 ｜PCI-SIG APAC Tour 2026 & Compliance Workshop #141（韩国首尔 & 新加坡）：
  9 月 18 日首尔站、9 月 21 日新加坡站开发者大会，随后于 9 月 22–25 日在新加坡康莱德酒店举办第 141 期合规测试工作坊。

2. 2026 年 11 月至 2027 年底官方未来规划活动日程表

截至 2026 年 10 月底，PCI-SIG 官网已公布的未来一年半全球活动安排如下：

04 全产业链研发进展大盘点：从底层 IP、互连芯片到算力、存储与测试

如果说标准组织画出了蓝图，那么产业链上下游各家公司的流片与实测进展，才真正决定了技术落地的节奏。截至 2026 年 10 月底，产业链呈现出清晰的“三级梯队推进”特征：IP 与测试仪器已杀入 PCIe 8.0（256 GT/s），Retimer/Switch 与连接器已在发布 PCIe 7.0（128 GT/s）实体产品，而 CPU/GPU/网卡/SSD 则在规模部署 PCIe 6.0 的同时完成了对 PCIe 7.0 的架构卡位。

一、 PHY、Controller 与 Switch IP 及验证方案（EDA 与 IP 厂商）

芯片未动，IP 先行。在这一轮冲刺中，头部 IP 厂商不仅全面交付了经过硅验证（Silicon-Proven）的 PCIe 7.0 全套 IP，更在 2026 年上半年集体晒出了 PCIe 8.0 的早期肌肉：

• Synopsys（新思科技）：
• PCIe 7.0 全面商用与生态互操作
  ：已提供涵盖 PHY、Controller、IDE 安全模块与 Verification IP (VIP) 的完整 PCIe 7.0 IP 解决方案，获 Enfabrica、Rivos、XConn、Kandou 等多家创新芯片企业采用。2026 年 5 月与 安立（Anritsu）及泰克（Tektronix）联合演示了 128 GT/s 硅片级发射机 SNDR 测量与长距离接收端均衡；2026 年 10 月又与 是德科技（Keysight）完成了 128 GT/s 量产级硅片的端到端链路互通。此外，新思在 2026 年 7 月宣布面向 Intel 14A 先进制程节点提供 224G/高速 SerDes IP。
• PCIe 8.0 率先突围：
  2026 年 1 月 23 日，新思正式发布面向 AI、HPC 与车载领域的 PCIe 8.0 Verification IP (VIP)；紧接着在 2026 年 2–3 月的 DesignCon 2026 以及 5 月的 PCI-SIG DevCon 2026 上，公开展示了 256 GT/s PCIe 8.0 PHY 原型芯片眼图测试与 PCIe 8.0 控制器仿真。
• Cadence（楷登电子）：
• 在持续迭代其 128 GT/s PCIe 7.0 物理层与控制器子系统（并于 2026 年 9 月 1 日宣布其 PCIe 6.0 子系统一次性通过官方合规测试）的同时，Cadence 于 2026 年 5 月 6–7 日的 PCI-SIG US DevCon 2026 上，联合是德科技任意波形发生器（AWG），成功进行了 PCIe 8.0 (256 GT/s) PHY 接收端实测演示，依托其成熟的 DSP 架构验证了 256 GT/s 速率下优异的误码率（BER）表现。
• Rambus：
• 继推出包含完整 IDE 加密引擎的 PCIe 7.0 控制器 IP、Retimer IP 及 XpressAGENT 在线调试 IP 之后，Rambus 于 2026 年 5 月 5 日重磅发布了支持时分复用（Time Division Multiplexing, TDM）技术的 PCIe 7.0 Switch IP。针对 AI 集群中异构算力与存储之间流量突发、传统静态通道利用率不足的痛点，该 IP 允许芯片架构师在共享的 128 GT/s 链路上智能调度与复用数据流，为解耦式（Disaggregated）算力与池化架构提供了高确定性、低延迟的片上交换核心。
• Alphawave Semi（已被高通 Qualcomm 收购）：
• 早在 PCIe 7.0 制定期间便推出了基于 3nm 工艺的 PipeCORE™ PCIe 7.0 PHY IP，并与 Samtec 合作演示了跨越 2.5 米以上 NovaRay 线缆及 8 个连接点的 128 GT/s PAM4 传输（纠错前误码率 Pre-FEC BER 优于 1e-10），以及与 其它高端示波器厂家合作展示 128 GT/s 信号生成与测量。2025 年 12 月 19 日，高通（Qualcomm）正式完成对 Alphawave Semi 的收购，将其强大的 PCIe 7.0 與 UCIe SerDes IP 纳入高通进军数据中心 AI 与定制 ASIC 的核心版图。
• 其他国际与国产 IP 力量：
• SmartDV
   于 2026 年 8 月推出了支持 PCIe/CXL/UCIe 协议转换与桥接的 IP 方案；
• 国内方面，以牛芯半导体（Kniulink）、芯耀辉、芯原股份、灿芯半导体为代表的本土 IP 企业正在加速追赶。其中牛芯半导体在实现 PCIe 5.0 规模化商用并获 2026“强芯榜单”生态贡献奖后，已于 2026 年 9–10 月正式发布迈向 PCIe 6.0 的高速接口 IP 方案，并为后续 112G/128G PAM4 SerDes 积累底层技术。

二、 Switch、Retimer、Redriver 与光互连芯片（高速互连芯片厂商）

当速率来到 128 GT/s（PCIe 7.0）和 256 GT/s（PCIe 8.0），信号在普通服务器 PCB 板材上传输几英寸就会严重衰减，Retimer（重定时器）、Redriver（转接驱动器）、有源电缆（AEC）以及光学收发驱动芯片从昔日的“可选配件”变成了决定整个机柜能否点亮的“必选刚需”。2026 年，这一赛道的竞争异常激烈：

• Astera Labs（连接芯片领域的领跑者）：
• 2026 年 10 月 8 日
  （OCP Global Summit 2026 前夕），Astera Labs 正式发布了业内率先横跨铜缆与光学互连的完整 PCIe 7.0 信号调理产品家族——Aries 7 系列，预计于 2026 年第四季度（Q4 2026）开始向超大规模云厂商、OEM 及 NPO 客户送样。
• Aries 7 五大产品线全覆盖：
  包括用于机箱内板级的 Aries 7 Smart Retimers 和 Aries 7 Smart Redrivers（两者均兼容 OCP 标准信号调理器封装管脚，支持客户“一次画板、按需替换”）、支持跨机柜 6 至 7 米铜缆连接的 Aries 7 Smart Cable Modules (AEC 模块)，以及专为近封装光学（NPO）和线性可插拔光学（LPO）设计的 Aries 7 Smart Optical Drivers（光驱动器）与 Optical TIAs（跨阻放大器），可将 PCIe 7.0 链路传输距离延伸至 50 米以上，并由统一的 COSMOS 软件套件提供链路遥测与诊断。同时，其 Scorpio 智能矩阵 Switch 也在从 PCIe 6.0 向下一代演进。
• Marvell（美满电子）：
• 测试芯片直奔 PCIe 8.0：
  继 2024–2025 年展示基于 3nm 工艺的 PCIe Gen 7 (128 GT/s) SerDes 与 TeraHop 光学模块互连后，Marvell 在 2026 年 2 月 24 日的 DesignCon 2026 上，重磅展示了运行在 256 GT/s 速率下的 PCIe 8.0 SerDes 实测演示（配合 TE Connectivity 的 AdrenaLINE Catapult 连接器），向超大规模数据中心客户验证了下一代铜缆与光学通道的可行性。
• 大手笔并购补齐 Switch 与光互连版图：
  为了在 PCIe/CXL 交换芯片和光互连领域与博通、Astera Labs 全面抗衡，Marvell 于 2025 年 12 月宣布以 32.5 亿美元收购光互连初创公司 Celestial AI，又于 2026 年 1 月斥资 5.4 亿美元收购了拥有成熟 PCIe Gen 5/6 与 CXL 交换芯片的 XConn Technologies，形成了“Alaska P 系列 Retimer + XConn PCIe/CXL Switch + 128G/256G SerDes + 光互连”的完整闭环。
• Broadcom（博通）：
• 作为 PCIe Switch 领域的传统巨头，博通在 2026 年主力出货支持 PCIe Gen 6 / CXL 3.1 的 Atlas 3（PEX90000 系列）Switch 与 Retimer，同时按照其向 OCP 披露的路线图，正在加速推进面向 PCIe Gen 7 的 Atlas 4 平台研发。此外，博通在 200G/224G PAM4 SerDes 与共封装光学（CPO，如 2026 年推进的 Tomahawk 6 Davisson 102.4T CPO 生态与 OCI 光学引擎）上具备深厚积累，并正与 Arm 联合推动面向更快 AI 服务器的 PCIe 7.0 架构重构。
• 澜起科技（Montage Technology，国产高速互连龙头）：
• 澜起科技在 PCIe 互连领域的追赶步伐非常扎实：继 2025 年 1 月推出 PCIe 6.x/CXL 3.x Retimer 并送样后，于 2026 年 1 月 26 日在国内率先发布了 PCIe 6.x/CXL 3.x 有源电缆（AEC）解决方案。
• 在 PCIe 7.0 与 Switch 进展方面，根据澜起科技在 2026 年 4 月至 7 月密集披露的研发蓝图与投资者交流信息，公司正在自研支持 128 GT/s 的 SerDes 技术，全面推进 PCIe 7.0 Retimer 芯片以及 PCIe Switch 芯片的研发工作，并计划于 2026 年内完成 PCIe 7.0 Retimer 芯片工程样片的流片。
• Microchip、Credo 及其他互连厂商：
• Microchip：
  在 2026 年 8 月的 FMS 2026 上展示了 160 通道 Switchtec PCIe Gen 6 Switch 与 XpressConnect Retimer，并持续推进面向光纤传输的 PCIe over Optics 交换架构向下一代演进。
• Credo Technology：
  2025 年 9 月在台积电 N3 工艺上推出 224G PAM4 SerDes IP，2026 年 2 月宣布其 Toucan PCIe Retimer 通过 PCI-SIG 官方合规认证，并同步推进面向 PCIe Gen 6/7 的低功耗 Retimer 与 AEC 线缆产品线。
• 此外，Parade Technologies（谱瑞科技）、Texas Instruments（德州仪器）、Renesas（瑞萨电子） 等也在持续布局面向服务器主板与线缆的高线性度 Redriver 与信号调理方案。

三、 CPU、GPU 与 AI 加速器（核心算力平台）

算力芯片是 PCIe 根复合体（Root Complex）与核心端点（Endpoint）的载体。由于服务器 CPU 与大算力 GPU 的研发周期长达 3 至 4 年，2026 年量产上市的平台以 PCIe 6.0（64 GT/s） 为主力，而 2026 下半年至 2028 年亮相的新一代架构则纷纷开始原生集成或兼容 PCIe 7.0（128 GT/s）：

• NVIDIA（英伟达）：
• 2026 年 Vera Rubin 平台全面量产：
  在 2026 年 1 月 CES 与 3 月 GTC 2026 上，英伟达正式发布并投产了由七颗芯片组成的 Vera Rubin 平台（包含配备 88 颗自研 Olympus Armv9.2 核心的 Vera CPU、集成 288GB HBM4 的 Rubin GPU、NVLink 6 Switch、ConnectX-9 SuperNIC、BlueField-4 DPU、Spectrum-6 CPO 以太网交换机及整合的 Groq 3 LPU）。其中 Vera CPU 采用 CoWoS-R 封装了 6 颗裸片，包含独立的 PCIe Gen 6 / CXL 3.0 I/O Die，并通过 1.8 TB/s 的 NVLink-C2C 与 Rubin GPU 互联。
• Rubin Ultra (2027) 与 Feynman (2028) 迈向 PCIe 7.0/8.0 周期：
  根据 英伟达公布的 2026–2028 数据中心路线图，2027 年将推出四芯片封装、搭载 HBM4E 的 Rubin Ultra，而 2028 年将推出下一代 Feynman GPU、Rosa CPU、BlueField-5 DPU 与 3.2 Tb/s ConnectX-10 SuperNIC。为了喂饱 1.6T 乃至 3.2T 级别的南北向与东西向 Scale-Out 网络及高速存储，PCIe Gen 7（128 GT/s）I/O 小芯片（I/O Die）成为这一时间窗口的核心配套。
• AMD（超威半导体）：
• EPYC Venice（Zen 6）与 Helios 整机柜率先引入 PCIe 7.0 SerDes 能力：
  2026 年，AMD 正式推出采用台积电 2nm 工艺、最多达 256 核的第六代服务器处理器 EPYC "Venice"（SP7 / SP8 平台）。值得特别关注的是，根据 AMD 在财务分析师日披露的架构细节，在面向大规模 AI 集群的 AMD Helios 机柜平台中，EPYC Venice CPU 与下一代 CDNA 5 架构的 Instinct MI400 / MI455X GPU、Pensando Salina DPU 及 Vulcano 800 AI NIC 协同工作，不仅支持 128 通道 PCIe 6.0，更在先进封装与高速 SerDes 互连中引入了对 PCIe 7.0（128 GT/s）与 PAM4 的前瞻支持。
• EPYC Verano（Zen 7）接棒：
  AMD 已确认下一代基于 Zen 7 架构的服务器 CPU 代号为 EPYC "Verano"，预计于 2027–2028 年问世，届时将全面开启原生 PCIe 7.0 服务器生态。同时，AMD 高管也在 2026 年 10 月公开表态正与 Astera Labs 深度合作推进 PCIe 7.0 平台互操作验证。
• Intel（英特尔）：
• 2026 年上半年，英特尔先后在 MWC 与年中推出了采用 Intel 18A 工艺、最高 288 个能效核的 Xeon 6+ Clearwater Forest，并在推进同为 18A 工艺的性能核旗舰 Diamond Rapids（LGA 9324 平台，支持 16 通道 MRDIMM Gen 2 与 PCIe Gen 6） 以及下一代 AI 加速器 Jaguar Shores。
• 在 PCIe 7.0 布局上，英特尔数据中心集团 Fellow Srini Krishna 于 2026 年 10 月明确表示，英特尔正将与 Astera Labs 在 PCIe 4.0 至 6.0 上的多代 Retimer 联合验证经验直接延伸至 PCIe 7.0，为其后续代号为 Coral Rapids（预计 2027–2028 年）的新一代至强平台铺平道路。
• Arm 与自研云芯片阵营：
• Arm 原生拥抱 PCIe Gen 7：
  2026 年 9 月 8 日，Arm 正式发布了新一代数据中心计算子系统 Neoverse CSS N4，面向云厂商与 AI 芯片客户提供单 Die 最高 128 核、支持 LPDDR6 内存以及原生集成 PCIe Gen 7 接口的预验证设计框架，帮助 AWS、微软、谷歌等超大规模云厂商在 2027–2028 年推出的定制服务器 CPU 与 AI ASIC 中直接用上 PCIe 7.0。

四、 企业级 SSD 与存储主控芯片

在存储领域，由于闪存介质（NAND Flash）的接口速率与主控芯片功耗限制，SSD 的代际切换一向比 CPU/GPU 略晚半拍。2026 年是企业级 PCIe 6.0 SSD（顺序读取突破 28 GB/s）密集问世的一年，而 PCIe 7.0 SSD（x4 通道理论双向带宽 128 GB/s、单向峰值读取有望突破 56–60 GB/s）则已进入主控厂商的预研路线图：

• Micron（美光）、Kioxia（铠侠）与 Samsung（三星）：
• 美光
  率先率先推出了基于自研 G9 NAND 的 Micron 9650 PCIe Gen 6 SSD（顺序读取高达 28 GB/s，顺序写入 14 GB/s），并在 2026 年 8 月的 FMS 2026 上联合 Astera Labs 与 Microchip 进行了多场实机演示。
• 铠侠
  在 FMS 2026 上正式发布了采用 332 层第 10 代 BiCS FLASH TLC 闪存的 CM10 系列 PCIe Gen 6 企业级 SSD（以及高达 245.76 TB 的 LC9 大容量系列）；更具前瞻意义的是，铠侠已联合 AIO Core 与京瓷（Kyocera）开发了 PCIe Over Optics 光学接口 SSD 原型，直接为 PCIe 7.0/8.0 时代的光纤直连存储池探路。
• 三星
  在 2026 年的 ISC 2026 与 FMS 2026 上展示了顺序读取达 28.4 GB/s（需配合液冷散热以维持持续峰值功耗）的 PM1763 PCIe 6.0 SSD，预计 2027 年量产交付并规划了高达 512 TB 的产品形态。
• 第三方主控大厂（慧荣 Silicon Motion、FADU、群联 Phison、ScaleFlux）：
• 慧荣科技（Silicon Motion）：
  2026 年 8 月 26 日，慧荣在武汉举办的 2026 全球闪存峰会（FMW 2026）及北美 FMS 2026 上正式发布采用台积电 4nm 工艺的 MonTitan® SM8466 PCIe 6.0 主控芯片（支持 28 GB/s 读取与 512 TB 容量）。针对 PCIe 7.0 SSD 的商用时间表，慧荣科技给出了明确的行业研判：由于 128 GT/s PHY 功耗与主控复杂度的跃升，搭载 PCIe 7.0 的企业级 SSD 预计将于 2028 年出现工程样品，并于 2029 年开始规模部署。
• FADU 与 ScaleFlux：
  韩国主控厂商 FADU 推出了功耗控制在 9W 以内、速率达 28.5 GB/s 的新一代 PCIe Gen 6 主控并在 FMS 2026 联合多家伙伴展示；ScaleFlux 也在 FMS 2026 展出了 PCIe Gen 6 SSD 与 CXL 内存控制器方案。
• 国产企业级存储厂商（英韧科技、忆恒创源、大普微、平头哥、得一微）：
• 英韧科技（InnoGrit）
   在 2026 年推进支持 NVMe + CXL 双协议的 PCIe 6.0 AI SSD 主控与盘片方案，通过允许 GPU 直接以字节粒度访问 SSD 缓存来降低大模型数据加载延迟；
• 忆恒创源（Memblaze）
   在 2026 年 9 月底的新加坡科技周上展示了低延迟的 PBlaze7 7A40（PCIe 5.0）系列，并公开预热了性能与容量翻倍的下一代 PBlaze8 系列 PCIe 6.0 SSD。

五、 网卡（NIC / SuperNIC）与 DPU

正如前文所述，800G、1.6T 与未来的 3.2T 智能网卡是消耗 PCIe 7.0 和 8.0 带宽的头号大户：

• NVIDIA：
  2026 年随 Vera Rubin 平台量产的 ConnectX-9 SuperNIC 已将单卡网络速率推升至 1.6 Tb/s（配合 800 Gb/s 的 BlueField-4 DPU），而规划于 2028 年随 Feynman 平台登场的 ConnectX-10 SuperNIC 更将飙升至 3.2 Tb/s，直接成为 PCIe 7.0（128 GT/s）与 PCIe 8.0（256 GT/s）主机接口的核心驱动力。
• AMD Pensando：
  在 400G Pollara 400 网卡与 Salina DPU 之后，AMD 于 2026 年推出面向 MI400/Helios 机柜的 Vulcano 800 AI NIC，全面强化超大规模集群的东西向流量吞吐。
• Broadcom（博通）与 Marvell：
  博通依托其 100G/200G PAM4 SerDes 优势持续迭代 Thor Ultra 800G 及下一代 1.6T AI NIC；Marvell 则在 OCTEON DPU 与高速以太网适配器中推进高带宽主机接口升级。

六、 FPGA、连接器、线缆与各类应用板卡

在芯片真正大规模流片之前，硬件研发团队高度依赖 FPGA 原型验证卡、高速连接器、背板线缆与内插转接卡（Interposer）来搭建早期工程机：

• FPGA 支持（Altera、AMD Xilinx、Lattice）：
• Altera（原 Intel PSG）与 AMD（原 Xilinx）：
  目前主力出货的高端 FPGA（如搭载 116 Gbps 收发器的 Altera Agilex 7 F/M 系列以及 AMD Versal Premium 系列）已广泛支持 PCIe 5.0/6.0 与 CXL，配合外部 PHY 测试芯片或光学模块即可承担 PCIe 7.0 控制器逻辑原型验证。2026 年 9 月，PCI-SIG 官方博客专门刊文探讨了 PCIe 6.0/7.0 演进如何赋能下一代嵌入式 FPGA 系统。
• Lattice Semiconductor（莱迪思）：
  针对低功耗边缘与控制平面互连，于 2026 年 10 月更新了面向 Avant 与 Nexus FPGA 平台的 PCIe x8 IP 核与 Linux 驱动套件。
• FPGA 加速板卡商：
  Molex 旗下的 BittWare 以及 Terasic（友晶科技） 等板卡厂商，持续提供面向数据中心与信号处理的高密度 PCIe FPGA 开发卡与加速卡。
• 连接器、高速线缆与外置扩展柜（Samtec、Molex、Amphenol、TE Connectivity、HighPoint）：
• Samtec（申泰）：
  在 OFC 2025/2026 及 ECOC 等展会上，Samtec 现场演示了多达 6 套运行在 PCIe 7.0 (128 GT/s) 速率下的互连系统，涵盖 NovaRay®、AcceleRate® 高密度夹层连接器以及 Flyover® 飞线系统（其中 NovaRay I/O 面板线缆系统聚合带宽高达 4,096 Gbps PAM4）。针对 PCIe 8.0，Samtec 技术市场总监 Matt Burns 在 2026 年 3 月的访谈中指出，PCIe 8.0 的测试夹具带宽需求将从 PCIe 7.0 的 50 GHz（2.40 mm 射频连接器）直接跃升至 96 GHz（必须采用 1.00 mm 射频连接器，直接跳过 67 GHz 的 1.85 mm 规格），且芯片近端极有可能采用共封装（Co-Packaged PCIe 8.0）方案以减少约 5 dB 的封装损耗。
• Molex（莫仕）：
  于 2025 年 5 月推出专为 AI 服务器设计的 Genesis PCIe 7.0 线缆与连接器平台（采用低损耗 29 AWG 微波同轴线与 SFF-TA-1040 连接器，支持 1 米距离内稳定的 128 GT/s 传输）以及 NextStream 连接器。
• Amphenol（安费诺）：
  不仅率先推出了具备 0.60 mm 极小间距、支持 128G PAM4 / PCIe Gen 7 的 Mini Cool Edge IO 连接器，更在 2025 年 8 月豪掷 105 亿美元收购 CommScope 的连接与线缆业务（CCS），全面扩充 AI 数据中心铜缆与光纤产能。
• TE Connectivity（泰科电子）：
  在 2026 年 2 月的 DesignCon 2026 上，携其新一代 AdrenaLINE Catapult 连接器与 Marvell 共同完成了 256 GT/s PCIe 8.0 SerDes 的早期验证演示。
• HighPoint：
  于 2026 年 3 月 5 日率先发布了基于 PCI-SIG CopprLink™ 线缆技术的 PCIe 外置交换扩展方案，随着 PCI-SIG 推进 CopprLink 对 PCIe 7.0 与 8.0 的支持，外置可组合式（Composable）GPU 与 NVMe 资源池板卡正加速走向商用。

七、 测试测量仪器（T&M 生态）

任何一代高速接口的落地，都离不开示波器、误码仪（BERT）和协议分析仪的保驾护航。2026 年下半年，围绕 PCIe 7.0 的协议层与物理层测试设备迎来了集中爆发：

• SerialTek：
• 继 2026 年 2 月和 5 月先后获得 PCI-SIG 对其 PCIe 5.0 和 6.0 CTS合规测试方案的官方批准后，SerialTek 于 2026 年 9 月 29 日正式发布 Kodiak™ PCIe 7.0 协议测试与分析系统，预计于 2027 年第一季度（Q1 2027）开始出货交付。
  
• SerialCables
  Serial Cables 在 2026 年第四季度至 2027 年第一季度的 PCIe 7.0 产品规划，首先围绕 128 GT/s PAM4 高速互连线缆展开：2026 年 Q4 计划推出五种测试与系统集成用线缆，包括 PCIe 7.0 x8 MCIO—x8 MCIO 直连线、x8 MCIO—双 x8 MCIO 扇出线（两路各承载 x4）、x8 MCIO—双路 EDSFF 1C（各 x4）线缆、x16 CEM—双 x8 MCIO 转接线，以及 x16 CEM—双 OSFP-XD（各 x8）转接线；这些线缆的发布时间为 2026 年 11 月。
  2027 年 Q1 则计划推出PCIe 7.0 CDFP x16 ACC（5 米有源铜缆），用于更长距离的 PCIe 互连。除线缆外，公司还展示了基于 Broadcom Atlas7、160-lane 平台的 PCIe 7.0 Atlas7 Host Card，提供 x16 CEM 主机边缘连接、x16 Straddle Mount 插槽和四组 x8 MCIO 接口，并通过 Calypso 软件观察链路；产品发布时间在 2027 Q1。与此同时，PCIe 7.0 Retimer Board 也处于设计阶段，路线图给出 2027 H1。
  

• SANBlaze

  美国 SANBlaze 长期专注于 NVMe SSD 的研发验证、协议一致性测试、自动化测试及数据中心存储设备认证。2025—2026 年，该公司推出了支持 PCIe 6.0（64 GT/s）的 SBExpress-RM6 16 盘位测试系统、SBExpress6-SA 独立测试平台，以及配套的 Certified by SANBlaze（SBCert）测试软件，逐步扩展了 NVM 2.4、OCP Datacenter NVMe SSD 2.6/2.7、SPDM 1.4、I3C、PCIe IDE 安全验证等功能。

  面向 PCIe 7.0（128 GT/s）和未来 PCIe 8.0（256 GT/s），SANBlaze 的技术演进方向将在2027年推出PCIe 7.0 SSD测试工具，仍将围绕高速 NVMe SSD 的功能、性能、互操作性、异常恢复、安全机制和自动化合规验证展开。特别是随着 AI 数据中心 SSD 性能持续提升，多盘位并发压力测试、复杂 I/O 负载、功耗管理以及错误恢复能力将越来越重要。

• Quarch

  英国 Quarch Technology 主要提供 PCIe/NVMe/CXL 设备的自动化热插拔、物理层故障注入、电源控制、电压拉偏以及高精度功耗测量工具。其 Torridon 控制平台、Breaker Modules、PPM（Programmable Power Module）、PAM（Power Analysis Module）及 Aon Drive Enclosure 等产品，可用于模拟 PCIe Lane 故障、PERST# / REFCLK 异常、Sideband 故障、电源瞬断、电压变化及复杂热插拔时序，帮助工程师验证 SSD、GPU、NIC、Switch 等设备在异常条件下的可靠性和恢复能力。

  Quarch 已明确表达进行 PCIe 7.0 测试技术的研发。在 PCI-SIG 发布 PCIe 7.0 规范时，Quarch 硬件工程经理 Kyle McRobert 表示，公司已经与客户合作，为这一重大技术升级准备新的测试与测量解决方案。这也意味着其现有的热插拔、故障注入和功耗分析技术有望继续扩展至 128 GT/s 的高速互连环境。对于 PCIe 7.0，新的 Breaker、Interposer 和测试治具尤其需要解决高速信号完整性与插入损耗问题，避免测试设备本身影响链路训练或误码表现。

  2026/11/2-6，Quarch 硬件工程经理 Kyle McRobert将访问中国大陆就PCIe 6.0/7.0的测试做技术交流，感兴趣的也可以提前联系我们预约现场技术交流。

• Anritsu（安立）与 Tektronix（泰克）：
• 安立
  在 2026 年 5 月的 PCI-SIG DevCon 2026 上展示了以 MP1900A 信号质量分析仪-R 和 BERTWave MP2110A 为核心的 PCIe 7.0 测试方案，一方面联合 泰克（Tektronix DPO70000 实时示波器）与新思 IP 进行 128 GT/s 电信号发射机 SNDR 测试，另一方面联合业界其它高端实时示波器）与 京瓷（Kyocera）LPO 线性可插拔光模块完成了符合 PCIe 7.0 v1.0 规范的光学 TDECQ 测量与差分对内偏移（Intra-pair Skew）评估。

05 结语：铜退光进与架构重塑，未来三年的关键时间轴

站在 2026 年四季度的节点回望并前瞻，PCIe 7.0 与 PCIe 8.0 的演进轨迹已经非常明朗：

1. 2026 年第四季度至 2027 年：
   这是 PCIe 6.0 规模化上量与 PCIe 7.0 工程样片密集点亮的交汇期。以 Astera Labs Aries 7、澜起科技 PCIe 7.0 Retimer 流片、SerialTek 的 PCIe 7.0 协议分析仪交付为标志，硬件团队将在 2027 年迎来 PCI-SIG 组织的 PCIe 7.0 Pre-FYI 互操作性测试。
2. 2028 年：
   一方面，搭载 PCIe 7.0 的新一代 AI 算力平台（如 NVIDIA Feynman / Rosa、AMD Zen 7 Verano、Intel Coral Rapids 及新一代 Arm CSS N4 定制芯片）、1.6T/3.2T 网卡与早期企业级 PCIe 7.0 SSD 工程样盘将步入商用；另一方面，PCI-SIG 将正式发布 PCIe 8.0 v1.0 规范（256 GT/s，x16 双向 1 TB/s）。
3. 从板级走线走向“铜光共生”：
   无论是 PCIe 7.0 规范中落地的 Optical Aware Retimer ECN，还是芯片厂商在 NPO（近封装光学）、LPO（线性可插拔光学）和 CPO（共封装光学）上的密集投入，都证明了一个事实——未来的 PCIe 不再仅仅是主板上那条十几厘米的插槽，而是横跨芯片间、机箱间乃至机柜间的统一高速计算网络。

对于身处算力、存储、网络与半导体供应链中的研发团队而言，提前理解 128 GT/s 与 256 GT/s 下的信道损耗边界、Retimer 布局策略与光互连演进节奏，将在下一轮 AI 基础设施的代际切换中占据主动。

延申阅读

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