我们上周（11/2-6)和Quarch公司的硬件设计经理拜访不同客户交流针对PCIe 6.0 SSD和各类插卡（例如GPU，AI加速卡，网卡等）进行热插拔、故障注入、电压拉偏、功耗测试、sideband信号记录和回溯、上电/下电时序异常记录和回放等等，其中聊到未来 PCIe 6.0 SSD 的主流形态为 EDSFF，例如 E3.S，E1.S 等，有工程师问到 Gen6 U.2 SSD 未来是否还会有推出市场。我们今天的文章就来谈谈当前 PCIe 6.0 U.2 接口的全球现状，重点谈谈在 PCIe 5.0 时代的 U.2 接口带来的很多信号质量问题，以及未来还会有 Gen6 U.2 SSD 吗？

关于信号质量问题，首先可以明确的一点，同样连接 PCIe SSD，U.2 和 EDSFF 的差别，要沿着整条信号路径看。

一块 SSD 能不能稳定跑在 PCIe Gen5，既取决于 SSD，也取决于信号从 CPU 出发、到达 SSD 控制器之前，经过了怎样的一条路。

主板走线、线缆、背板、连接器、过孔，每一段都在影响接收端看到的波形。我们通常把这件事叫作 SI：Signal Integrity，信号完整性。

U.2 在 Gen5 系统中常比 EDSFF 更难设计出充足的 SI 余量，确实有结构上的原因。不过，“U.2 的信号一定差很多”，并不是一个可以脱离具体设计成立的结论。更准确的说法是：在相近的成本、距离与系统约束下，EDSFF 在连接结构、收发隔离和拓扑选择上更有利；最终差多少，需要测量。

这也解释了为什么有些 U.2 系统能稳定运行 Gen5，而有些系统增加一块转接板，就开始出现重训练、重传或降速。接口名称只说明了部分条件。

一、先认清：PCIe、NVMe、U.2、EDSFF 分别管什么？

可以把一块 SSD 看作一辆货车：PCIe 规定道路和行车规则，NVMe 规定存储请求怎样下达和完成，U.2、EDSFF 则涉及车身尺寸、插接方式和相关电气约束。

SNIA 的资料将 EDSFF 的连接器机械规范与引脚、电气规范分别对应到 SFF-TA-1002 和 SFF-TA-1009。因此，EDSFF 是一组相互配合的规范，不只是把 SSD 外壳换个形状。

此外，一条 PCIe Lane 本身就有发送和接收两个方向。常见 x4 SSD 有四对发送差分线、四对接收差分线。**SSD 一边接收主机发来的弱信号，一边还可能在向主机发送信号。**这个细节，后面解释串扰时很关键。

二、到了 Gen5，为什么原来能用的结构开始吃力？

Gen4 使用 16 GT/s 的 NRZ 信号；Gen5 提升到 32 GT/s。NRZ 可以先理解为用高、低两个电平传送 1 和 0。

ps 是皮秒，1 ps 等于一万亿分之一秒。到了 Gen5，接收器用来分辨每个比特的时间减半，走线和连接结构的高频特性也更重要了。这里的奈奎斯特频率是分析通道的重要频率点，并不意味着信号只包含这一种频率。

同样一处焊盘、同样一段绕线，在 Gen4 还留有余量，到了 Gen5 就可能成为限制。TI 的 Gen5 布板指南把插损、反射、串扰、参考平面和过孔都列为设计重点。

高速链路的困难，往往来自许多小问题叠加，而不是某一个连接器突然“不能用了”。

三、关于 U.2 connector 先纠正一个容易混淆的说法

这个说法要看比较的是哪一种结构。如果两边都是“背板直接插 SSD”，U.2 和 EDSFF 都需要一个完整的插接界面；EDSFF 主机侧也有 receptacle，也就是通常说的母座。不能简单说成“U.2 有母座，EDSFF 没有”。

更有意义的区别在于 SSD 这一端：典型 U.2 使用独立焊装的器件侧插头，与主机侧母座配合；典型 EDSFF 则让 PCB 边缘的金手指直接插入母座。

图 1：两种结构都有插接界面。关注点是 SSD 器件侧独立插头、焊接引出区与 PCB 金手指之间的结构差异；具体产品可能采用不同实现。

U.2 的器件侧插头、焊盘和引出区，带来额外需要优化的电气过渡。它们既可能增加损耗，也可能影响阻抗连续性。Micron 在 FMS 2025 的技术报告中，专门将“两件式连接器”和 card edge 结构的差别放在回波损耗部分讨论。

如果实际测试连接中还加入了 U.2 转接板或 interposer，那又增加了新的配对界面和走线。此时要按实际连接逐段计数，不能把某一块治具的结构，当成所有 U.2 系统的固定结构。

四、除了插损，还要看四类问题

1. 反射：信号走到“路面接缝”会弹回来

插损描述信号经过通道后衰减了多少。还要看反射：当走线、焊盘、触点等位置的阻抗发生突变，一部分信号能量会折返。反射本身也会影响测得的插损；这些指标相互关联，不能当作几项独立损失简单相加。

可以把它想成在走廊里讲话。声音变小，是衰减；听到回声，是反射。回声晚一点回来，可能叠在后一个字上。

高速信号也是如此：反射会让波形出现过冲、下冲或拖尾，干扰相邻符号的判断。因此，**两条链路即使在 16 GHz 的插损接近，也可能有不同的接收余量。**还要看整个频带内的反射和谐振。

连接器的焊接引出区、触点几何形状、焊盘和 PCB 的衔接都值得检查。EDSFF 的边缘插接结构提供了减少部分过渡的机会，但金手指、母座和出线区同样需要设计。Samtec 的资料也强调，插损和回波损耗会随系统与连接器之间的阻抗匹配变化。

术语提醒：用正数表示 return loss 时，通常数值越大，反射越小；若看的是 SDD11 的负 dB 曲线，则越负表示反射越小。比较图表前，先确认定义。

2. 近端串扰：旁边正在发送的信号，干扰了本地接收

这是一项很容易被“总插损”掩盖的区别。

在 SSD 这一端，收到的信号已经走过主板、线缆和连接结构，幅度较弱；旁边本地 TX 发出的信号，却刚刚出发。两者如果耦合得较强，就像隔壁的大喇叭盖过了远处传来的声音。

Micron 对两种接口的分析指出：U.2 的 TX、RX 针脚交错安排，对近端串扰 NEXT 不利；EDSFF 将 TX 与 RX 分置在连接器、板边的相对两侧，有助于改善收发隔离。

图 2：用概念分组解释收发隔离，不对应真实针脚编号、排列顺序或比例。TX、RX 均从 SSD 一端观察。

隔离得更好，并不代表没有串扰。板上出线、连接器内部、过孔区域，以及附近其他通道，仍可能产生耦合。也正因为如此，只测一条 Lane、让其他发送通道安静下来，可能高估真实工作时的余量。

3. 过孔、残桩与回流路径：板子上的“小岔路”也会影响信号

信号从 PCB 一层换到另一层，通常要经过过孔。过孔中没有被信号使用的剩余孔段，叫作 via stub，过孔残桩。它像一条没有出口的小岔路，可能产生反射与谐振；背钻就是减少这类残桩的一种办法。

另外，差分线虽然成对工作，也需要合适的参考平面与回流结构。跨越参考平面缺口、换层时接地过孔安排不当，都可能破坏信号的电磁环境。TI 的指南对这些问题都有专门章节。

这些问题两种接口都会遇到。U.2 若沿用较复杂的旧背板、需要更多换层和过渡，就可能更难处理；EDSFF 若仍保留同样复杂的路径，也会失去一部分优势。

4. 差分不对称、出线拥挤与制造偏差：设计余量还会继续被消耗

差分对的 P、N 两根线，应尽可能经历相近的电气环境。长度、焊盘、换层结构或介质环境不对称，会产生对内时延差和模式转换，进一步影响波形。

器件端连接器怎样摆放、信号从哪一侧引出、需要绕过哪些区域，都会影响这件事。实际工程中还要考虑板材、铜箔粗糙度、温度以及制造公差。

因此，某一块精心调好的样板跑通 Gen5，只证明这个样品、这组条件下能够工作；量产设计还要覆盖不同槽位、器件批次和温度。

图 3：衰减、反射、残桩和差分不对称的原理示意。曲线不带测量尺度，不用于比较具体产品性能。

五、EDSFF 更大的优势，经常藏在“整条路可以重新设计”里

只比较最后一个 SSD 插座，很容易遗漏系统层面的差别。

传统前置盘位的一种常见连接方式，是主板接线缆、线缆接背板、背板再接 SSD。按完整的配对插接界面计数，这是三连接器拓扑。U.2 和 EDSFF 都能采用这种结构。

但 EDSFF 还可以配合正交连接器、混合式线缆连接结构，减少高速信号在背板上的绕行；在适合的机箱布局中，也可以采用主板直接连接 SSD 的结构。

图 4：“一个连接器”按一处完整配对界面计数。两连接器方案可以保留承载供电、管理信号的板件，同时让高速数据绕过背板长走线。

这就像两条公交线路：一条需要多次换乘，另一条可以直达。优化换乘站当然有用，减少换乘本身也有价值。

因此，某个 EDSFF 系统明显优于某个 U.2 系统，可能同时包含几项变化：连接器不同、背板走线缩短、过孔减少、线缆位置改变。不能把全部改善都算到最后一个插座头上。

SNIA 2024 年的技术分享曾引用 Supermicro 的一个系统设计例子，给出约 40% 的信号损耗改善，并明确提到直连和减少背板布线。这个数字属于那个系统方案，不能推广成“所有 EDSFF 都比 U.2 少损耗 40%”。

同理，Micron 的 FMS 2025 报告在讨论三连接器拓扑时，指出两种接口都受到预算限制。它并不支持“U.2 连接器插损必然比 EDSFF 大很多”这样的概括。

六、到了 Gen6，为什么串扰和噪声变得更难应付？

Gen6 将标称速率提升到 64 GT/s，采用 PAM4：用四个电平表示信息，一个符号携带两比特。

这里有个重要细节：**Gen5 和 Gen6 的符号率都是 32 GBaud，奈奎斯特频率都是 16 GHz。Gen6 并不是把 Gen5 的符号频率直接翻倍。**PCI-SIG 的技术资料对此有明确说明。

图 5：在相同总电压摆幅、理想等间距条件下，PAM4 相邻电平间距是 NRZ 的三分之一。这是概念关系，不是接收眼高或合规限值。

原先接收器主要区分“高”和“低”；现在要在同样的总摆幅里区分四层电平。相邻电平更近，同样大小的串扰、反射和噪声，更容易影响判断。

PAM4 会形成三个眼。不能因为有四个电平，就把实际眼高或眼面积直接写成 NRZ 的四分之一；真实眼图还取决于线性度、噪声、均衡和测量条件。

Gen6 同时引入 FEC 等机制帮助处理误码，但纠错能力有边界。它不能代替通道设计。Quarch 的技术分析也把 PAM4 下的串扰风险与更严格的通道设计联系起来。

到了这一步，EDSFF 在收发隔离和减少过渡方面的价值，就更加明显了。

七、PCI-SIG 对 Gen6 U.2，公开信息究竟怎么说？

这部分需要把标准组织的正式文件与厂商的技术判断分开。

**截至 2026 年 11 月 初，PCI-SIG 公开的 SFF Connector 页面，当前批准版本仍列为《PCI Express SFF-8639 Module (U.2) Specification Revision 5.0》，发布日期为 2024 年 3 月 6 日。**本次核查没有找到已经发布的 U.2 Revision 6.0 模块规范。

作为历史旁证，Micron 在 2025 年 8 月的 FMS 报告里，也将 U.2 的 Gen6 器件连接器、器件预算标为“No spec”。但这是当时的厂商技术报告，不能代替 PCI-SIG 对未来路线的正式声明。

另一方面，SNIA 已发布的 SFF-TA-1009 Rev 4.1a，包含 EDSFF 的 64 GT/s 电气要求。这说明 EDSFF 的 Gen6 接口规范路径已有公开文件可查。

由这些资料可以得到的结论是：公开标准的推进状态，EDSFF 与 U.2 并不相同。

不过，本次同样没有查到 PCI-SIG 明确宣布“永久禁止 U.2 运行 Gen6”或“永不支持 U.2”的公开公告。不能把“尚未找到正式 Gen6 U.2 模块规范”，改写成“PCI-SIG 已经封杀 U.2”。

PCIe Base Specification 规定了底层传输技术，也不意味着所有连接器和模块规范会自动同步升级。具体设计还要核对对应的机械、电气与测试要求。

八、业内厂商并非一个方向：连接器、测试工具与 SSD 要分别看

公开产品信息显示，Gen6 U.2 仍有厂商投入，但各类产品所证明的事情不同。

以上是公开产品与开发状态，不等同于 PCI-SIG 内部工作组名单，也不说明这些厂商都参与了同一项 U.2 规范修订。

PCI-SIG 当前 Integrators List 的 64 GT/s 条目中，可以核查到 Micron 9650 E1.S/E3.S 和 Samsung 1763 E1/E3 的产品名。它们进一步体现了 EDSFF 在已公开 Gen6 SSD 产品中的位置；具体测试范围仍应按名单条目理解。

这里很容易出现两种误读。一种看到连接器支持 Gen6，就以为旧 U.2 背板可以直接升级；另一种看到 SSD 厂商优先选择 EDSFF，就认为市场上已经没有厂商开发 Gen6 U.2。公开资料都不支持这样的推论。

连接器标称支持、测试工具支持、完整链路验证，以及 SSD 实际运行速率，是四件需要分别确认的事。

九、把问题带回实验室：怎样判断到底差在哪里？

假设一条链路直接连接 SSD 时能稳定跑 Gen5，加上背板或 interposer 后开始偶发降速。这个教学例子里，首先要做的是画出新增的走线、过孔和配对界面，而不是直接判定“U.2 不行”。

比较 U.2 与 EDSFF 时，应该使用一致的测量参考面和去嵌方式，并说明主机、线缆长度、连接器数量、板材、温度及均衡条件。否则，测到的可能是两个不同系统的差异，不能归结为两个接口的差异。

协议分析能够显示链路训练和重传等行为，电气测量则帮助定位反射、串扰和损耗。两类证据配合起来，结论才更扎实。

对新平台，EDSFF 提供了更方便缩短高速路径、改善收发隔离的设计选择；对既有 U.2 平台，仍然可以通过连接器、布线、板材和必要的 retimer 优化来争取余量。Retimer 会把链路分成需要分别验证的电气段，并增加成本、功耗与设计工作。

PCIe 从 Gen5 走向 Gen6，真正需要比较的是：在目标速率、距离、温度和成本下，这条完整链路还能留下多少可靠余量。

延申阅读

想获得关于详尽的关于Quarch Gen6测试产品的更多信息，或者想进一步了解针PCIe 6.0协议分析、训练测试，CTS，以及LPDDR5, DDR5, NAND测试过程中用到各类治具和夹具，请微信后台联系我们获得最新的针对PCIe, CXL, SSD, NAND测试的白皮书版本16.0。