我们最近这周的两篇文章《 对NAND闪存特性开发、验证和测试感兴趣的看过来！》和《FMS 2025闪存峰会参会情况和技术趋势会后分析》讲述了今年FMS 2025上面QLC NAND的热度。其实，QLC NAND的使用不仅体现在传统数据中心，例如云计算中心、AI智算中心对于大容量SSD的需求上，因为价格、良率（包括使用ink die)、性能等导致某些QLC NAND也流入普通的M.2 SSD市场，由于QLC NAND的擦除次数的限制等endurance等各方面的原因，特别是对于开发SSD controller的公司普遍需要对于QLC NAND进行特性分析，需要极大努力提高LDPC等ECC纠错算法，否则尽管QLC NAND容量很大，单位成本很低，但是如果SSD产品读写经常出错无法使用，也是没有大批量部署使用的。我们今天的文章就来分析一下业内SSD controller用来分析、测试QLC NAND的必要性以及如何来测试。读者对象：SSD 固件/硬件工程师、验证工程师、失效分析工程师、研究人员 关键词：QLC、RBER、读阈分布、功耗波形、2.4 GT/s、ONFI 5、DQS 窗口、温控与电压扫、产线筛选1) NAND 技术脉络：从 SLC/MLC/TLC 到 2025 年 FMS 上“热度猛增”的 QLC过去十余年，NAND 单元比特数从 SLC→MLC→TLC 持续提升，伴随的是阈值电压窗口被等分为更多等级、RBER 自然上扬、对读阈自适应与 ECC/LDPC 的依赖加深。2025 年，QLC 在 FMS（Flash Memory Summit）上成为显学：厂商把超高容量产品与平台推到台前，例如 SanDisk 公布基于 UltraQLC 平台的 128/256 TB 企业级 NVMe SSD（计划 2026 年上半年出货），进一步点燃超高密度、低成本每 TB 的想象空间。议程侧同样能看到以 “QLC 单元特性、失效分析与优化” 为题的报告，反映了行业对 如何驾驭 QLC 物理与统计特性的工程方法论 的强关注。这股趋势给 SSD 厂商带来两项硬挑战：阵列可控性：阈值分布更拥挤、温度/老化/扰动下的漂移更显著，需要数据驱动的读阈策略与纠错策略；系统可实现性：接口速率迈入 GHz 量级（到 2.4 GT/s），功耗尖峰、供电与信号完整性问题更尖锐，必须在研发阶段就按实速验证并量化边界。2) 为什么研发阶段必须做 NAND “Characterization”（特性分析）目标不是“测个能用就行”，而是把“可变的物理世界”抽象成你固件可控的参数集，并在真实接口速率与环境下验证这些参数如何影响最终 QoS、可靠性与功耗。以 NplusT 的 NanoCycler 为例，它把研发所需的三大类关键信息在同一平台闭环产出：阵列与错误学特性：在线 RBER 监测、阈值分布扫描与最优读电平搜索、位翻转方向分离（0→1 / 1→0），并支持整页位图上传，便于后期做版图/层间差异与空间相关性分析（“尾部页/尾部位”识别）。这些能力直接映射到读阈自适应、读重试、LDPC 参数整定等固件算法。功耗与电源完整性：对 Vcc/Vccq/Vpp 各路电源以 50 ns 采样、1 mA 分辨率采集波形，既存储动态曲线，也统计长时段的平均/峰值，帮助你识别编程/擦除/读出的电流峰、找出导致掉电/复位/链路不稳的“罪魁”操作序列。接口时序与信号完整性：按 最高 2.4 GT/s 的“实速” 表征，提供 1 ns 级边沿摆放、ps 级 DQS 对齐窗与 20 ns 响应检测分辨率，直接量化时序边际 vs I/O BER 的关系，避免把问题留到板级/系统集成阶段才暴露。此外，NanoCycler 在温度与电压维度也给足自由度：逐包可独立控温（室温至 125 °C，精度约 1 °C），并可编程地扫 Vccq/Vcc/Vpp，对“高温初期保持”“低温冷启动”“欠压”与“过压”容限进行系统化拉网。3) “落到指标上”：用 NanoCycler 可测可调的项目清单（工程视角）速度档：覆盖 800 MT/s、1.6 GT/s 直至 2.4 GT/s 的接口速率区间，用于验证不同速率下的错误学、功耗与时序边际变化；支持 NV-SDR/NV-DDR/NV-DDR2/NV-DDR3 以及 LP-NVDDR4（按产品版本）。阵列/错误学：在线 RBER、阈值分布与最优读电平搜索、坏块/坏页标注、方向性错误分离、整页位图采集。功耗：50 ns 采样、1 mA 分辨率的电流波形存储与峰值/平均统计，支撑电源设计与热设计闭环。时序/链路：1 ns 级边沿放置、ps 级 DQS 窗、2.4 GT/s 条件下的 I/O BER vs Timing Margin 评估。协议/脚本：ONFI 5 命令集与供应商自定义命令，Python（可选 C++）API 组合复合操作序列，快速搭建你自己的“实验”。资源形态：从单座开发站到 6-socket 桌面、再到 最多 84-socket 机架，可多机串联、共享中央数据库，每个 socket 独立温度/流程/频率/电压，支持异步起停与“多实验并行”。封装与接触：BGA132/152/154 等主流封装位支持，适配现代 ONFI/LP-NVDDR4 器件。上述条目均出自 NanoCycler 官方资料与规格书要点整理（含“按速 2.4 GT/s 特性化”“50 ns/1 mA 功耗捕获”“ONFI5 + 自定义命令”“84-socket 可扩展与中央数据库”等）。具体也可以下载本文底部的saniffer发布的测试白皮书chapter 7.14) 研发验证与失效分析中的可复用“案例框架”案例 A：QLC 阈值漂移与读阈自适应 用内置 Aging / Retention / Disturbs 功能让介质按真实使用路况受“老化—保持—干扰”，周期性扫描多级读电平，生成每页/每 WL 的期望错误数与最优读阈，把策略直接喂给固件的读重试/自适应模块。官方 Demo 就是围绕阈值分布迁移展开的。同时结合规格中“分布与最优读电平”与“在线 RBER”的测量通道，可把策略→结果闭环打通。案例 B：功耗尖峰导致 Brown-out/复位 在 P/E、读、擦流程中，NanoCycler 按 50 ns 采样抓取 Vcc/Vccq/Vpp 的波形并自动统计峰值与平均值；将“峰值-时间位置-操作阶段”对齐到命令序列，定位导致电源下沉、主控掉速或链路训练失败的关键步骤，从而指导 PMIC/去耦/电源轨时序 设计与写入算法调参。案例 C：2.4 GT/s 下的 DQS 窗与 I/O BER 在 实速 2.4 GT/s 进行 DQS/边沿 探头和 I/O BER vs Timing Margin 曲线拟合，明确“稳定读写”区域。把环境温度、电压各自做 ± 扫，快速构建“Speed × Temp × Volt”立体边际模型，避免把错误根因误判为“媒管算法”，而实际是 PHY/时序窗过窄。案例 D：供应商专用指令序列引发的读扰 通过 ONFI5 + Vendor-Specific 命令与自定义时序，复现控制器在“搬移/后台整理/垃圾回收”组合序列下的读扰场景；用方向性错误分离 + 位图揭示空间相关性与易感页分布，为“跨 Plane/LUN 的数据布局”与“后台节奏”提供实证依据。5) 对科研（高校/研究所）的价值：把“现象学”变成可验证的模型寿命期错误学：系统化采集 RBER vs P/E 循环数 vs 保持时间 vs 温度，将“早期保持（early retention）”与“长时保持”分离建模，为 LDPC 码率与读阈策略提供可回归的输入数据。可依赖平台的温控/电压扫/按速接口与数据分析环境快速出图。层间/位点差异：整页位图与 0→1/1→0 分离，支撑“3D 层间与平面内”差异、邻近耦合与读扰机制验证。极端环境研究：NanoCycler 提供扩展温度与功耗/时序联动分析的资料与方案，用于任务关键型存储研究（如车规、工业控制）。6) 走向量产：如何扩展/定制 NanoCycler 满足“产线筛选”产线筛选关注点（可据此配置门限/脚本）：来料一致性：RBER 初值分布、坏块/坏页、页级尾部；读阈与重试能力：默认/优化读电平下的页错误率，重试阶数与触发率；接口可训练性：不同速率（800 MT/s/1.6 GT/s/2.4 GT/s）下 DQS 窗/边际；功耗画像：关键操作的峰值电流、平均功耗与持续时间分布（用于电源设计余量核查）；温度与电压容限：按批次做 Temp×Volt 小矩阵抽检，剔除边界不稳样品；供应商差异化：同一流程脚本在跨厂商 NAND 上的统计差异，形成 binning 策略。NanoCycler 的量产化抓手：架构扩展：1→6→24/48→84-socket 的可伸缩系统，每 socket 独立流程/温度/频率/电压，并行跑不同“实验/筛选程式”；多机共享中央数据库，支持批量溯源与 SPC/趋势图。流程与脚本：GUI 流程 + Python API（可选 C++），调用 ONFI5 与 Vendor-Specific 指令，复合操作一键复用；结合数据分析环境，把“判退/降档”规则固化为自动化报表。按速特性化：在实际目标速率（最高 2.4 GT/s）与应用相似的工作方式下进行筛选，避免“慢速测试、上线翻车”的错配。工程规格映射：将 PDF 规格中的电源可编程范围（Vccq/Vcc/Vpp）、温控范围与精度、数据收集与时序分析等，转化为产线 SOP 的“可测项与合格线”。7) 推荐的一套“可落地流程”（可直接抄用）搭台：选定目标速率与温度/电压窗口，在 NanoCycler 建立项目骨架（器件定义、封装治具、测试工况、数据库 Schema）。建模：用小样本在研发阶段跑 Aging-Retention-Disturb 基线，产出 RBER/读阈/功耗/时序四维画像，形成初版门限。扩面：迁移到 24–84 socket 并行，做批次/厂商/层号维度的统计对比；把不合格规则落入 Python/GUI 流程自动判定。闭环：将“最优读阈/读重试阶数/功耗峰值位置/时序窗”配置导出，回灌到主控固件与系统电源设计；同步把产线统计回写研发数据库，持续迭代。关于QLC NAND特性分析和测试的总结QLC 的价值 = 容量密度 × 成本优势，但要把它变成稳定、可预期的产品体验，关键在于用按速、按环境、按序列的系统化特性分析把“物理不确定性”消解在研发阶段。NanoCycler 把阵列错误学、功耗与时序完整性三条链路统一在一台设备与一套数据工作流里，既能给固件算法提供“会变的真值表”，也能把产线筛选变成“跑得快、判得准”的工程化流程。参考与延伸阅读（选）NplusT 官方 NanoCycler 产品页与资源（按速 2.4 GT/s、ONFI5、功耗/时序/温控、84-socket、中央数据库等）。NanoCycler Demo：阈值分布随老化/保持/干扰迁移与最优读电平搜索。NanoCycler 规格要点（速度档、协议、数据收集、温控、电压与时序能力等）。FMS 2025：QLC 相关动态与大容量产品动向。FMS 2025 相关动态Tom's Hardware, Sandisk unveils colossal new 256TB SSD with new UltraQLC flash memory - enterprise-grade SSDs for high density storage also come in 128TB14天前Tom's Hardware, Silicon Motion reportedly prepping SM8466 SSD controller witha PCIe 6.0 x4 - leak claims it will be unveiled at FMS 2025, sporting speeds of up to 28GB/s更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍的NplusT公司的NanoCycler请参考chapter 7.1。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

随着数据中心对高带宽、低延迟与缓存一致性需求的日益增长，PCIe 6.0/CXL 3.0（Compute Express Link 3.0）作为一项基于 PCIe 的新世代互联技术，正迅速成为关键技术路线。而今年，Samtec 成功验证了 CXL 3.0 over fibre，展示了光纤链路在未来数据中心设计中的巨大潜力。一、验证平台概览光学链路核心：使用 Samtec DC24 Active Optical Connector 搭配 FireFly 光纤系统，支持远距离（如 100 米）链接，维持 PCIe/CXL 高性能与低延迟特性。适配器助力传输：通过集成 Serial Cables PCIe 6.0 E3.S-to-AIC 转接卡（E3.S to AIC adapter）或其 PCIe 6.0 Switch 卡（Gen6 x16 Host Card），将标准服务器接口高效转为支持光纤链路—确保数据完整且高速传输。二、Serial Cables 适配卡亮点E3.S to AIC Adapter 专为 PCIe 6.0 准备，搭载高品质PCB和connector涉及，提供完整 Gen6 通道，大带宽下仍能维持卓越信号完整性，真正让实验与验证更轻松。下面两图分别是Gen6 x16和x8转接卡。Gen6 x16 Host Card (含 Switch) 集成 Broadcom Atlas 3 fan-out switch，支持多达 64 条 Gen6 通道向下游设备分发，配置灵活，控制简单，专为高复杂度测试平台设计，参见下图，具体解释可以参考本文底部的白皮书chapter 5.1。三、Samtec 关键技术与测试成绩Samtec 的 PCIEC电缆支持高达 64 GT/s PCIe 6.0 流量，已通过 FLIT 模式下无错误传输，并通过了 PCI-SIG 合规测试 The Samtec Blog。在另一项侧板演示中，Samtec 的 Flyover Cable 系统在中板与前置I/O间展现了每通道高达 112 Gbps PAM4 的能力。同时，其 CXL-capable 互连解决方案，支持超过 112 Gbps PAM4 的性能，为未来功能扩展提供保障。四、实施流程建议准备平台：使用Serial Cables 的Gen6 host卡，插入 Serial Cables 的 E3.S-to-AIC 转接卡或 Host Switch 卡，开启 Gen6 通道支持。光纤链路搭建：配置 DC24 Active Optical Connector + FireFly 系统，跨接主机与 CXL 终端设备。验证测试：使用 Samtec PCIEC电缆进行 PCIe 6.0 传输；可以集成 SerialTek PCIe 6.0/CXL 3.x 协议分析仪监测链路完整性与错误率。结果评估：确认 FLIT 模式下无错误（BER ≈ 0），并通过 PCI-SIG 合规性验证。五、核心价值提炼零改动平台起步：无需全新硬件平台，通过 Serial Cables 主机卡和适配卡即可实现 Gen6 支持。长距离、高性能传输：借助光纤链路，突破传统铜缆长度限制，适配未来规模化数据中心架构。面向未来的 CXL 基础设施：验证成功不仅证明技术可行，还为新一代互联策略预铺基础。如需配图或更详细技术参数（如眼图、PAM4、FLIT 模式示意等），可联系saniffer 获取，或者索取详细技术手册与照片。六、总结 借力 Serial Cables 的 PCIe 6.0 适配技术，Samtec 成功演示了 CXL 3.0 over fibre 的前瞻性方案。这不仅展现了两家公司在高速互联领域的深度协作，也为面向未来的数据中心互联技术提供了有力支持。希望这篇文章能够充分宣传这项创新成果。更多关于PCIe Gen6的测试工具和技术，请下载我们2025.6.16最新更新的白皮书12.2版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本视频演示的产品请参考章节5.1。下载链接 (或者点击下面的二维码直接下载）：链接: https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

前面两天我们发了《FMS 2025闪存峰会参会情况和技术趋势会后分析》，在FMS展会现场的PCI SIG展台，Marvell展示了其Gen6 retimer的杰出性能和表现。参见下图的照片和展示讲解视频。 我们花费1个小时处理本期视频并处理添加了英文字幕供大家参考,参见下面的视频，如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！ 下面是关于本次Marvell PCIe 6.0 retimer演示的具体说明： 该演示展示了 Marvell 使用 SerialCables 的 PCIe 6.0 switch card、Micron PCIe 6.0 SSD 和 Marvell 自家的 PCIe 6.0 retimer 搭建测试环境的实验过程： Marvell基于PCIe 6.0的实验验证案例 在高速互连技术不断演进的背景下，美国Marvell公司展示了其PCIe 6.0信号重定时器（retimer）在实际应用场景中的卓越能力。此次实验搭建的环境，融合了多家业界领先企业的前沿产品： SerialCables PCIe 6.0 Switch Card：提供从主机到外设的高速通道。 Micron PCIe 6.0 SSD：作为存储端点，承载高带宽读写测试。 Marvell PCIe 6.0 Retimer：用于补偿链路中由线缆和拓扑复杂性带来的信号损耗，确保链路质量。 实验架构 测试起点为一台PCIe Gen5主板，通过SerialCables的Gen6主机switch卡连接至Marvell的PCIe 6.0 retimer。信号随后经由长达2米的线缆传输至Micron的PCIe 6.0 SSD端点。如此设计的目的，是故意引入显著的插入损耗（Insertion Loss），以模拟复杂布线和实际部署环境中常见的严苛条件。 实验结果 在这种苛刻条件下，链路依然能够维持约26 GB/s的传输带宽，这一数值与PCIe 6.0标准所期望的性能高度一致。借助Marvell retimer的信号恢复和均衡能力，测试中通过GUI界面还展示了其提供的眼图监控（Eye Monitor）与伪随机码序列（PRBS）测试功能，进一步证明了其在链路调优与诊断中的实用价值。 演示总结 该实验清晰地表明，Marvell PCIe 6.0 retimer能够在长距离、高插损环境下显著提升链路稳定性与性能。与SerialCables的交换卡和Micron的SSD配合使用，不仅再现了实际数据中心可能面对的复杂环境，也为PCIe 6.0在高性能计算与存储系统中的大规模部署提供了有力的验证依据。 下图是PCIe 6.0 主机卡，既可以作为RC (root complex）端，也可以做EP（end point)端。更加详细的信息可以下载本文底部的测试工具白皮书，参考章节chapter 5.1。 下面是PCIe 6.0 E3.S/AIC adapter，用于将Micron PCIe 6.0 E3.S SSD转接为插卡。 更多关于PCIe Gen6的测试工具和技术，请下载我们2025.6.16最新更新的白皮书12.2版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本视频演示的产品请参考章节5.1。 下载链接 (或者点击下面的二维码直接下载）： 链接: https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们发现有些电源模块有一种名字叫PCIe 5.1的电源插口，现在一些大功率的GPU或者PCIe 6.0 Host Card等主机卡因为超过75W的最大PCIe插槽供电，从而不得不接入这种电源输入，参见下图第三个。 那么，为什么6+6+4的16芯的供电口称为pcie5.1接口，这个和pcie 5.0协议有关系吗？ 其实， 6+6+4 的 16-pin 供电口，实际上是指 PCIe 5.1 / 12VHPWR（12 Volt High Power）接口，它和 PCIe 5.0 协议本身几乎没关系，名字容易让人误解。 1. 为什么叫 “PCIe 5.1 接口”？ PCIe 5.1 这里指的并不是高速信号协议版本，而是 PCI-SIG 在 PCIe 5.0 规范发布后，补充的一版电源供给规范。 在 2021 年 PCI-SIG 发布的 PCIe 5.0 CEM（Card Electromechanical）规范之后，他们在 PCIe 5.1 CEM 增补里引入了 12VHPWR 高功率供电接口，用于支持显卡/加速卡高功耗需求（最高 600W）。 因此厂商宣传时会写 “PCIe 5.1 电源接口”，但它只是 物理供电标准的更新，和数据传输速率（PCIe 5.0 的 32 GT/s）没直接关系。   2. 6+6+4 的含义 6+6：12 根主供电触点（6 正极 + 6 地线），承载大电流（可达 55A+）。 +4：4 根信号触点（Sense/Control），用于检测电缆规格、最大允许功率，以及防止使用低规格线缆导致过载。 这 4 根信号脚会告诉显卡它能否安全地拉取 150W / 300W / 450W / 600W。 3. 与 PCIe 5.0 协议的关系 没有直接关系。 PCIe 协议版本（5.0/6.0）：定义的是数据链路层和物理层信号传输速率、编码、链路训练等。 12VHPWR 接口（PCIe 5.1 CEM 规范）：定义的是显卡插槽/外部供电的物理接口形状、电气特性、功率上限。 它只是“恰好”在 PCIe 5.0 时代引入，并收录在 PCIe 5.1 CEM 文档里，所以名字上被厂商叫成了“PCIe 5.1 电源接口”。 更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

NAND Flash 作为存储器产业的核心器件，其研发、生产与验证过程本质上是对 器件物理特性与系统表现的全流程把控。 根据Saniffer公司对于8月初进行的FMS 2025展会的情况总结，我们看到目前主流的SSD公司都推出了基于QLC NAND的产品，并且逐步推出到市场。目前SSD Controller以及SSD盘的公司需要掌握这些对于QLC NAND特性的工程师，同时QLC NAND研发和工厂也需要懂QLC特性和验证的工程师。本文底部列出了一家知名上海外企上周刚刚开出的4~5个针对NAND特性进行开发、测试和验证的岗位供感兴趣的朋友参考。 下面简单讲讲熟悉 NAND Flash 特性的重要性，也顺便讲讲意大利 NplusT 公司的 Nanocycler 测试工具，对于 NAND 研发/生产/验证感兴趣的工程师有兴趣继续了解的话可以扫描本文底部的二维码进一步交流。 意大利公司NplusT从2002年起专注于Memory和NAND测试，其针对研发中心的NAND特性分析设备NanoCycler获得业内众多SSD Controller公司以及科研院所和高校的青睐，国内中科院、各个知名大学、知名SSD控制器和SSD盘厂商，以及中芯国际等芯片制造企业等等都使用其产品进行特性分析和测试。   研发阶段 工程师需要深入理解 阈值电压分布（Vt Distribution）、读写干扰、数据保持特性、耐久性（Endurance）、可靠性 等核心参数。 如果对这些特性理解不够深入，产品架构设计和电路优化可能偏离真实器件行为，最终影响量产稳定性。 生产阶段 在大规模制造过程中，器件会受到工艺波动影响，导致性能离散性加大。 熟悉 NAND Flash 的失效模式（如 P/E 循环老化、读写干扰引起的错误、Retention 损耗）能够帮助工艺工程师更快定位良率下降的根源。 验证阶段 验证工程师要通过系统化测试，确认产品在不同工况（温度、电压、P/E 次数）下的可靠性。 对 NAND Flash 特性的深刻理解，能让验证工作更有针对性，缩短验证周期，提高问题复现与闭环效率。 一句话总结：熟悉 NAND Flash 特性，才能在设计时预防问题、在生产时控制风险、在验证时快速闭环，从而保障 NAND 产品的长期可靠性和市场竞争力。 Nanocycler：专业的 NAND 特性测试平台 来自意大利的 NplusT 公司推出的 Nanocycler，正是为 NAND 研发和生产团队提供的 全方位 NAND 特性测试解决方案。 核心优势： 真实工况复现 能够执行精确控制的 编程/擦除/读取（P/E/R）循环，模拟 NAND Flash 在寿命周期中的各种退化效应。 深度特性分析 支持采集和分析 阈值电压分布、读干扰、写干扰、Retention 漏失 等关键参数，帮助研发工程师建立真实的器件模型。 快速问题定位 在生产和验证阶段，可通过批量测试快速发现异常器件，缩短良率分析与失效定位时间。 灵活可扩展 平台可支持多种 NAND 芯片类型（SLC/MLC/TLC/QLC，甚至下一代 PLC），并可根据客户需求扩展测试脚本与接口。   NplusT面向 NAND 工程师的价值 研发人员：借助 Nanocycler，可以在早期设计阶段获得器件真实的电气特性数据，从而优化架构与电路设计。 生产人员：能够在产线验证中快速筛查工艺偏差对 NAND Flash 特性的影响，提升良率与一致性。 验证人员：通过系统化的加速老化与边界条件测试，更高效地发现潜在的失效机制，确保产品在客户手中的长期稳定性。 NplusT NanoCycler针对NAND Flash特性分析的工具的价值 在 NAND Flash 的研发、生产与验证中，理解 NAND 的特性不是锦上添花，而是保障产品质量的基石。NplusT Nanocycler 提供从 阈值电压分布到 耐久性循环的全方位测试能力，帮助工程师 更快发现问题，更准确预测寿命，更高效保证质量。 无论你是研发、工艺还是验证团队的一员，Nanocycler 都能让你站在 NAND 真实特性的第一现场，掌握提升产品竞争力的关键。 下面是在上周8/14日上海某NAND外企拟招聘的 NAND 开发和验证工程师岗位的简介，前面为简易中文翻译，后面为英文JD要求，仅供参考。 一、岗位职责与要求汇总 1. NAND Product Development Engineer 职责 开发 NAND 产品的制造测试流程与方法 进行产品表征、验证、实验与数据分析 执行失效分析，找出根因并提出解决方案 通过器件验证与分析推动工艺、产品和系统优化 确保新一代 3D NAND 产品顺利导入和量产 要求 本科及以上学历，电子工程、物理、材料、微电子等相关专业 0–3 年半导体相关经验 理解 NAND 阵列/产品运行机制、规格验证 掌握半导体器件物理、工艺流程、统计分析 熟悉 C/C++/Python 编程 良好的团队协作、沟通和问题解决能力 2. NAND Product Development Engineer（侧重量产与测试电路设计） 职责 确保芯片在可测试性、可制造性方面顺利量产 参与测试电路设计、验证及调试复杂测试方法 开发和调试软件程序驱动测试设备 分析器件规格与性能，优化良率和成本 处理客户早期反馈，闭环验证问题 要求 微电子、电子工程、计算机相关本科及以上学历 本科 1–2 年相关经验更佳 注重细节，具备独立解决问题的能力 英文沟通与写作能力良好 3. NAND Product Development Engineer for Validation 职责 聚焦于 NAND 产品验证，包括测试流程开发、表征、失效分析 设计验证电路、开发复杂测试方法及测试硬件 开发验证及量产测试软件程序 分析性能与规格，优化产线良率与成本 要求 电子、物理、材料、微电子等相关专业学历 0–2 年 NAND 相关经验 熟悉半导体器件物理、工艺及统计分析 编程能力（C/C++/Python） 团队协作和沟通能力 4. Senior NAND Product Development Engineer (for Validation) 职责 主导 NAND 产品验证，负责从设计可行性到量产的测试与验证 负责复杂验证电路与方法的设计和优化 主导失效分析与客户反馈问题闭环 引导团队优化产品质量与制造成本 要求 电子、物理、材料、微电子等相关专业本科及以上 10 年以上存储行业经验，其中 5 年以上 NAND 产品经验 深入理解 NAND 阵列架构、运行机制与规格验证 熟悉统计分析、器件物理、编程与跨团队协作 1. NAND Product Development Engineer Minhang District, China Full-time   Job Description As a NAND Product Development Engineer, you will be responsible for product test flow development, product characterization, data analysis and failure analysis to assure the next generation 3D NAND products meet all quality and reliability requirements and specs. Key Responsibilities: Develop NAND product manufacturing test flows and methods. Design and perform NAND product characterization, validation, experiments and data analysis. Perform electrical failure analysis, determine failure root cause, propose resolution approaches and feedback results to all stakeholders. Leverage NAND component validation and analysis to improve and optimize process, product and system. Assure successful qualifications of NAND technologies / products. Qualifications Degree in Electrical Engineering, Physics, Material Science, Microelectronics or a related field. Minimum of 0-3 years of experience in the semiconductor industry in the areas of NAND memory technologies / products. Understanding of NAND array / product operations, and product characterization and specs validation. Knowledge and good understanding of semiconductor device physics, solid-state physics and reliability physics. Knowledge of semiconductor process flows. Good statistical analysis skills. Knowledge and abilities of programming languages (C, C++, Python). Ability to work in a cross-functional team environment. Good problem-solving skills. Good communication and presentation skills.   2. NAND Product Development Engineer Minhang District, China Full-time   Job Description The NAND Product Development Engineer plays a role in developing the NAND products testing and manufacturing through production ramp. This position contributes to the design, development, and validation of the circuits, aligning with our production goals and road map to enhance the products quality, performance, and reliability. Key Responsibilities: Responsible for ensuring the testability and manufacturability of integrated circuits from the component feasibility stage through production ramp. Make significant contributions to design, development and validation of testability circuits. Evaluation, development and debug of complex test methods. Develops and debugs complex software programs to convert design validation vectors and drive complex test equipment. Creates and tests validation and production test hardware solutions. Tests, validates, modifies and re-designs circuits to guarantee component margin to specification. Analyzes and evaluates component specification versus performance to ensure optimal match of component requirements with production equipment capability with specific emphasis on yield analysis and bin split capability. Analyzes early customer returns with emphasis on driving test hole closure activities. Creates and applies concepts for optimizing component production relative to both quality and cost constraints. Autonomously plans and schedules own daily tasks, develops solutions to problems utilizing formal education and judgment.   Qualifications Required: Bachelor's or postgraduate degree in relevant majors; preferably microelectronics, EE, computer science, or a related field. One to two years of relevant industry experience is recommended for undergraduates. Good teamwork skills are recommended. Strong English reading, writing, and communication skills are also recommended. Attention to detail, problem-solving skills, and ability to work independently and as part of a team.   3. NAND Product Development Engineer for Validation Minhang District, China Full-time   Job Description As a NAND Product Development Engineer, you will be responsible for product validation, product test flow development, product characterization, data analysis and failure analysis to assure the next generation 3D NAND products meet all quality and reliability requirements and specs. Responsible for ensuring the testability and manufacturability of integrated circuits from the component feasibility stage through production ramp. Make significant contributions to design, development and validation of testability circuits. Evaluation, development and debug of complex test methods. Develops and debugs complex software programs to convert design validation vectors and drive complex test equipment. Creates and tests validation and production test hardware solutions. Tests, validates, modifies and re-designs circuits to guarantee component margin to specification. Analyzes and evaluates component specification versus performance to ensure optimal match of component requirements with production equipment capability with specific emphasis on yield analysis and bin split capability. Analyzes early customer returns with emphasis on driving test hole closure activities. Creates and applies concepts for optimizing component production relative to both quality and cost constraints. Autonomously plans and schedules own daily tasks, develops solutions to problems utilizing formal education and judgment. Qualifications Degree in Electrical Engineering, Physics, Material Science, Microelectronics or a related field.  0 - 2 years of experience in the semiconductor industry in the areas of NAND memory technologies Understanding of NAND array / product operations, and product characterization and specs validation.  Knowledge and good understanding of semiconductor device physics, solid-state physics and reliability physics.  Knowledge of semiconductor process flows.  Good statistical analysis skills.  Knowledge and abilities of programming languages (C, C++, Python).  Ability to work in a cross-functional team environment.  Good problem-solving skills.  Good communication and presentation skills.    4. Senior NAND Product Development Engineer (for Validation) Minhang District, China Full-time   Job Description As a NAND Product Development Engineer, you will be responsible for product validation, product test flow development, product characterization, data analysis and failure analysis to assure the next generation 3D NAND products meet all quality and reliability requirements and specs. Responsible for ensuring the testability and manufacturability of integrated circuits from the component feasibility stage through production ramp. Make significant contributions to design, development and validation of testability circuits. Evaluation, development and debug of complex test methods. Develops and debugs complex software programs to convert design validation vectors and drive complex test equipment. Creates and tests validation and production test hardware solutions. Tests, validates, modifies and re-designs circuits to guarantee component margin to specification. Analyzes and evaluates component specification versus performance to ensure optimal match of component requirements with production equipment capability with specific emphasis on yield analysis and bin split capability. Analyzes early customer returns with emphasis on driving test hole closure activities. Creates and applies concepts for optimizing component production relative to both quality and cost constraints. Autonomously plans and schedules own daily tasks, develops solutions to problems utilizing formal education and judgment. Qualifications Degree in Electrical Engineering, Physics, Material Science, Microelectronics or a related field.  Minimum of 10 years of experience in the memory technology industry At least 5 years of experience with NAND products, including NAND array architecture, product operations, characterization, and specification validation Knowledge and good understanding of semiconductor device physics, solid-state physics and reliability physics.  Knowledge of semiconductor process flows.  Good statistical analysis skills.  Knowledge and abilities of programming languages (C, C++, Python).  Ability to work in a cross-functional team environment.  Good problem-solving skills.  Good communication and presentation skills.  更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍的NplusT公司的NanoCycler请参考chapter 7.1。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

2025年8月5-7日，美国加州圣克拉拉会议中心举办了第19届FMS大会（Future of Memory and Storage，大会前称“闪存峰会”），目前过去快10天了。由于目前国内很多人员没有办法去现场参会，我们根据参会的合作伙伴沟通的信息，以及本次各方参会情况，给大家做一个会后的简要分析供大家参考。 本次大会全球参会者~3442人，相对于2024年有增长，其中美国籍参会者占绝大多数（3004人），占所有参展人数的约88%，其他国家/地区代表主要来自韩国、中国大陆、中国台湾、日本、以色列、印度、英国等。从城市/国家分布看，美国加州本地参会人数最多；占据美国本土的人数的绝对比例（约83%），其它州（如德州、科罗拉多、马萨诸塞、爱达荷等）人数相对较少。感兴趣的可以对比Saniffer公司去年同期发布的FMS 2024总结。 大会现场依旧人山人海，展商展台林立。Saniffer公司的重量级测试工具合作伙伴全部悉数到场，包括SerialTek, SanBlaze, SerialCables, Quarch, NplusT, Ellisys等，涉及今年热度最高的PCIe 6.0/CXL 3.X协议分析、训练和CTS测试，PCIe 6.0 SSD测试，QLC NAND特性分析和测试，搭建PCIe 6.0的各种测试环境所用的工具、线缆和治具，DDR5/HBM/CMM-DDR5的协议分析和测试，等等。感兴趣的可以参照本文底部链接下载上述各个厂家的测试方案。 英伟达(Nvidia)选择SerialTek PCIe 6.0/CXL 3.0协议分析仪+训练器+CTS测试软件全套 通过参会企业统计，我们共识别出1020家参展公司，其中代表人数最多的几家为：SanDisk/Western Digital（多处分支累计≈300人）、Micron（≈160人）、Samsung（三星半导体≈150人）、Kioxia（铠侠≈100人）、SK hynix（≈76人）、Solidigm（英特尔存储部门≈95人）、Silicon Motion、Celestica 等（详情见后表）。参会人员职能角色上，我们根据职称关键词粗略分类：约29.7%为管理类（Director/VP/GM等高管）、29.4%为技术类（Engineer/Scientist/R&D等）、20.4%为市场/销售类（Marketing/Sales/BD等）、剩余20.5%为其他类型（Analyst、Specialist、Consultant等）。下表汇总了职能分布： 下面是参会人员根据国家和地区的数量的排序，供参考： 下面是北美（美国、加拿大）各个州的参与人数的统计表格： 本次中国大陆展商相比较去年的FMS 2024更少，下降趋势更加明显，总计仅15家公司有来自中国的工程师参加，其中8家中资（少于2024年12家）、7家外企；8家中资公司包括5家SSD厂家+1家互联网公司，如下： YMTC Longsys DapuStor BIWIN Xi’an UniIC /紫光国芯 ByteDance 另外7家外企如下： Sandisk Solidigm Micron Informa Techtarget (Omdia) Lam Research SAMT Ridger   大会技术热点与主要厂商动态 大会主题围绕内存与存储在AI和高性能计算时代的新机遇，展示了多项前沿技术。主要技术方向包括CXL（Compute Express Link）*与*PCIe 6.0/Gen6高速互联接口、HBM（高带宽内存）*等新型内存，以及各类*高容量SSD与NAND闪存技术、AI内存架构等。多位分析师总结指出：本届大会与2024年相似，但AI浪潮强势推动存储技术升级，如CXL、HBM、PCIe Gen6成为重点议题。大会展厅和报告中频繁出现的大类关键词有：高带宽闪存（High Bandwidth Flash）、HBM4/3E、PCIe Gen6 SSD、CXL内存扩展、超高容量QLC SSD、分布式存储加速器（DPU/NVMe RAID加速卡）等s。 各大厂商在展会上发布或演示了最新产品： 铠侠（Kioxia）重点推出业界首款245.76 TB NVMe SSD（LC9系列）和多款基于BiCS FLASH 8/9/10代闪存的SSD。展位演示中还展示了32芯片堆叠、带CXL接口的XL-Flash缓冲存储器和高密度3D TLC闪存等技术。Kioxia的主题演讲明确提出，闪存技术将优化AI基础设施投资。 SK hynix（SK海力士）*带来*12层HBM4堆叠内存样品及基于DDR5的CXL记忆模块（CMM-DDR5）等AI内存产品；同时展出了多款超大容量SSD，包括采用176层4D NAND的PS1010（E3.S接口）、238层4D NAND的PEB110（E1.S接口）以及最新245TB大容量企业级SSD（PS1101 E3.L接口），为业界最高。SK海力士强调其全栈AI内存战略，并进行了基于Xeon 6平台+CMM-DDR5的演示，验证其在实际服务器中的可扩展性。 Micron（美光）*演讲中提及，将通过*PCIe Gen6 SSD、高容量SSD、HBM3E内存和“SOCAMM”（片上系统内存模块）等解决方案驱动AI应用。美光关注优化能效和延迟，以满足云端与边缘的高性能AI需求。 Samsung（三星）*方面，虽然公开报道较少，但据大会内容，其展台和演讲重点包括*HBM堆栈、DDR5/CXL内存互联技术以及PCIe Gen5/Gen6 SSD产品。此外，三星在会前已宣布8通道PCIe5.0 SSD量产，可推测其Gen6计划也将发布。 Solidigm（英特尔存储业务）此前已推出业界最大容量SSD——122.88 TB PCIe SSD（D5-P5336）news.solidigm.com。尽管该产品是在年初发布，这一成果体现了高密度闪存进展，也呼应了大会对超大容量存储的关注。 Meta（Facebook）、Google等云服务巨头虽未公布新品，但它们参与了平台标准论坛和技术讨论，关注数据中心内存/存储优化和AI推理架构话题。其他存储厂商如Silicon Motion、Marvell、Supermicro等，也展示了新一代SSD控制器、DPU/RAID加速卡等产品。 总体来看，厂商动向与技术趋势高度吻合：AI时代的计算与存储融合加速，推动CXL内存扩展、HBM等新型DRAM存储以及高速互联接口走向成熟；同时传统闪存技术不断突破（更高层数的NAND、更密集的堆叠），以满足数据中心和AI应用对大容量、低延迟的需求。 区域与技术趋势分析 结合参会人员的地域分布和大会技术内容，可以观察到技术焦点与地域来源呈现一定规律性。代表人数众多的日韩存储厂商（三星、铠侠、SK海力士）更侧重于HBM/AI DRAM、大容量SSD和CXL技术，例如SK海力士展示了HBM4和CXL内存模块，铠侠推出超大容量SSD并演示了CXL接口的闪存结构。美国企业（如美光等）则关注PCIe Gen6/更高带宽存储接口、系统级内存解决方案和整体数据中心优化，Solidigm的122TB SSD便体现了美国产品在高密度存储上的投入。中国企业参会者主要来自本土闪存与SSD公司（如长江存储/YMTC、BIWIN、Longsys、大普等），它们多关注NAND闪存技术与成本优化，展示内容主要是高层数NAND和工业存储方案。总体来看，“技术聚焦 — 地域来源”格局明显：区域内的产业背景和市场需求在很大程度上决定了参会代表关注的技术方向。 另外，从市场趋势看，AI、边缘计算和数据中心升级是存储产业的共识动因。大会多次强调，AI训练与推理对存储带宽、容量和延迟提出了前所未有的挑战，这促使厂商推出新一代内存架构（如CXL共享内存、HBM叠层）和高性能存储产品。同时，专业化加速卡（DPU、GPU直连SSD等）在大规模计算场景中崭露头角，反映出存储与计算的深度融合也是当前热点。未来，预计随着AI、5G/边缘等应用持续发展，内存与存储体系将进一步细分和优化，以应对多样化的算力需求。 更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

近几年，AI 训练与高性能计算让 GPU 的功耗冲上新高，数据中心的用电和冷却需求水涨船高。如何准确、有效、长时间地测量和记录、回溯分析 GPU 的功耗，不仅是研发工程师关注的重点，也是数据中心运维优化的关键。 今天带大家认识一款专业工具—— Quarch公司的GPU 功耗分析模块（PAM），看看它是如何解决这一难题的。感兴趣的朋友可以直接查看下面的高清视频。 我们花费2个小时针对本期视频处理添加了中、英文字幕供大家参考,参见下面的视频，如果想看高清视频一定要在电脑上打开上面的视频链接进行观看！如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！ 01 为什么测 GPU 功耗这么难？ 上图为采用标准PCIe 5.0 x16插卡的Nvidia H100GPU卡和400GE网卡 高工作速度：GPU 高速运行，信号频率极高，传统测量手段难插入。 物理结构受限：直接插在 PCIe 插槽中，探针和导线无法轻易接入。 多路大电流供电：底部三路电源轨、顶部两路并联供电轨，瞬时电流极大。 功耗波动剧烈：持续可达 600W，瞬时峰值最高可达 1800W甚至到2700W。 02 Quarch 治具的独门绝技 上图为在GPU卡和插槽之间串接了Quarch公司的PAM Gen5 x16治具的效果 无损透传：夹在 GPU 与主板之间，不影响高速信号传输。 全通道测量：同时监测 12V、3.3V 主电压与辅助电压。 辅助电源精测：通过分流扩展板精准采集顶部 12V 辅助电流。参见下图的PAM治具的具体方式，以及如何连接并且监控、记录辅助电源输入到GPU卡 软件可视化：配合 Quarch Power Studio 实时查看电压、电流、边带信号状态及功耗曲线。 长时间记录 & 数据导出：几乎无限制采样，可导出到脚本或其他分析软件，实现自动化分析。 03 实战场景：AI 图像生成 上图为为Quarch PAM的管理软件Quarch Power Studio示例图 空闲状态下，GPU 功耗可能仅约 3W；当运行 AI 图像生成时，瞬间飙升至 600W。 在数据中心内，多卡并行运行时，功耗变化会成倍放大，对电力分配与冷却提出巨大挑战。 04 给数据中心带来的价值 上图为采用液冷机制进行降温的国内某server厂家的方案示例，主要就是为了解决GPU等关键器件的高功耗和发热量的问题 精准容量规划：避免电力/冷却系统过度或不足配置。 成本优化：减少不必要的基础设施投入。 稳定性提升：提前发现功耗异常，优化散热与供电设计。 演示视频总结 Quarch GPU 电源分析治具为 GPU 功耗测量提供了高精度的解决方案，可应对极宽动态范围和高电流需求，为 AI 训练、高性能计算和数据中心运维提供可靠的数据依据。 更多关于PCIe Gen6的测试工具和技术，请下载我们2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本视频演示的产品请参考下面面的章节： 4.3 电源分析模块PAM - 电压/电流/Sideband 12.4.4 GPU and AI Analysis 17.12 Quarch PAM电源分析模块在大模型训练/推理过程中进行问题诊断的典型场景分析（四） 17.13 Quarch PAM电源分析模块在大模型训练/推理过程中进行GPU问题诊断的典型场景分析（五） 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。