8 月 4 日到 8 月 6 日，FMS 2026 在美国 Santa Clara Convention Center & Hyatt Regency 举办。这届 FMS 有一个很明显的变化：它已经不只是过去大家熟悉的 “Flash Memory Summit”，而是以 Future of Memory & Storage 的方式重新组织整个行业叙事。官方给出的规模是：20 周年、3500+ 参会者、1500+ 组织、350+ 演讲人、100+ 参展商、20+ 内容主题流。换句话说，它已经不再只是 NAND Flash 圈子的技术会议，而是 AI 服务器、数据中心、SSD、CXL、HBM、控制器、测试验证、连接器、线缆和系统厂商共同参与的一次行业集结。如果只看 8 月 4 日、8 月 5 日这两天公开报道和官方议程，最清楚的一条主线就是：AI 正在把存储从“后台基础设施”推到“前台关键瓶颈”。过去大家谈 AI，更多谈 GPU、HBM、网络、算力集群。到了 FMS 2026，行业开始更密集地讨论另一个问题：当模型越来越大、数据越来越多、推理越来越长、KV Cache 越来越重，光靠 GPU 和 HBM 还不够，SSD、NAND、CXL Memory、计算存储、低功耗遥测、Gen6/Gen7 控制器和测试验证工具都要一起跟上。这篇文章就按照前两天的时间顺序，把 FMS 2026 已经公开的关键信息梳理一遍。一、8 月 4 日：第一天不是“开幕热闹”，而是直接进入 AI 存储主线按照官方 “FMS at a Glance” 日程，8 月 4 日上午 7:30 开始注册，8:30 到 10:50 是会议分论坛，10:50 到 15:30 是 keynote 时段，下午 15:00 到 19:00 展厅开放，17:00 到 19:00 是欢迎酒会，18:00 到 19:00 安排 Best of Show 相关活动。从第一天议程看，FMS 2026 一上来就把几条主线摆出来：AI 基础设施需要什么样的存储； NAND 和 SSD 在 AI 数据管线里如何继续扩展； CXL 和 memory pooling 如何缓解 memory wall； PCIe Gen6、甚至 Gen7 SSD 与控制器如何演进； 企业级 SSD 的功耗、可靠性、遥测和测试方法如何跟上。官方议程中，第一天就出现了 “The Memory Supercycle 2026–2028” 这类市场主题，也有 computational storage、HBF、NVMe power telemetry、CXL disaggregated memory、SSD reliability end-of-life prediction 等技术主题。换句话说，FMS 2026 并不是单纯讨论 NAND 层数提升，而是把 NAND、DRAM、CXL、SSD、系统软件、AI workload 放在同一个框架里讲。第一天最抢眼的公开报道之一来自 Samsung。据 Reuters 报道，Samsung 在 FMS 2026 介绍了面向未来 AI 应用的多项存储技术，包括 V10 Bonding V-NAND、zHBM 和 zNAND-O。其中 V10 Bonding V-NAND 使用 wafer bonding 架构，层数超过 400 层，相比上一代 V9 在密度上提升约 58%；zHBM 则被描述为一种将 memory 直接堆叠在 AI 加速器上方的概念，目标是进一步突破 AI 系统的内存和带宽瓶颈。这条新闻非常有代表性。过去 NAND 的宣传重点经常是“更高层数、更大容量、更低成本”。现在 Samsung 在 FMS 上讲的是：AI 需要新的 memory hierarchy，NAND、HBM、near-data processing、low-latency NAND 之间的边界正在被重新讨论。同一天，Kioxia 和 Sandisk 也成为媒体关注重点。Tom’s Hardware 报道称，Kioxia 和 Sandisk 在 FMS 2026 介绍了 BiCS10 3D QLC NAND，报道中提到其为 332 active layers、37 Gb/mm² areal density，并支持最高 4800 MT/s 的接口速率，目标场景包括数据中心级 SSD。这说明 QLC 已经不再只是“便宜大容量消费盘”的标签。在 AI 数据中心里，训练数据、推理数据、日志、向量库、冷温数据、checkpoint、模型分发，都需要巨大的存储容量。如果 QLC 能在可靠性、性能和系统级调度上继续提升，它在 enterprise SSD 里的位置会越来越重要。Kioxia 还在 FMS 前后展示了 NX1 Series E1.S SSD。Kioxia 官方信息显示，NX1 是面向 hyperscale 数据中心的 E1.S SSD，并在 FMS 2026 展示；StorageReview 的报道进一步提到，NX1 支持 PCIe 5.0 / NVMe 2.0、OCP Datacenter NVMe SSD 2.6、FDP，并提供空气冷却和 direct liquid cooling 相关形态。这个方向也很清楚：AI 数据中心不只是要更大容量的 SSD，也要更适合机架密度、散热、运维和 OCP 生态的 SSD。E1.S、E3.S 这类 EDSFF 形态，正在从“新 form factor”变成越来越现实的数据中心选项。二、8 月 5 日：第二天的关键词是 Memory Wall、CXL 和 AI 数据管线8 月 5 日的官方日程同样很满：上午 8:30 到 10:50 继续分论坛，11:00 到 15:30 是 keynote，12:00 到 20:30 展厅开放，下午还有 SuperWomen happy hour、All Industry Reception 和 Beer, Pizza & Chat 等交流活动。官方安排显示，第二天不仅是听报告，也给了展商和客户更长的展厅交流时间。从议题看，第二天比第一天更明显地把“AI 系统瓶颈”放到了台前。官方议程和公开活动页面中可以看到，第二天有 CXL、Networks、Memory Wall、Energy Wall、AI 数据管线、NAND for AI Era 等主题。Sandisk 官方活动页显示，其 8 月 5 日 keynote 题目是 “NAND: The versatile & scalable foundation of the AI Era”。CXL Consortium 也在 Open Standards Pavilion 安排了关于 CXL memory pooling 和 AI inference 的 panel。这非常值得关注。过去存储会议常常把 SSD 当作“容量设备”。而今年的 FMS 议题开始明显转向：SSD 和 NAND 如何进入 AI 数据流、AI 推理、KV Cache、CXL memory pool、disaggregated memory、power telemetry 这些更靠近系统架构的位置。ScaleFlux 是第二天非常值得关注的一家公司。ScaleFlux 在 FMS 前发布信息称，将在 FMS 2026 介绍 FC6116 PCIe Gen6 NVMe SSD Controller 和 MC600 PCIe Gen6 CXL 3.2 Type 3 Memory Controller；其 FMS 页面还列出 8 月 5 日 keynote “Memory Solutions to Scale AI Data Pipeline”，与 NVIDIA 相关 speaker 共同讨论 AI 数据管线扩展问题。这类控制器公司在 FMS 的角色越来越重要。因为 AI 存储不是只靠 NAND 原厂提升层数就能解决。真正落地到系统，还要靠 SSD Controller、CXL Controller、PCIe Gen6 PHY、firmware、数据放置策略、compression、computational storage、功耗管理和可靠性策略一起工作。第二天另一个重要线索，是标准组织和生态展区。NVMe 官方页面显示，NVM Express 作为组织赞助商出现在 FMS 2026，并在 Open Standards Pavilion Booth #725 展示 live NVMe demo。CXL Consortium 也在同一个 Open Standards Pavilion 强调 CXL memory pooling 与 AI inference 的关系。这说明 FMS 已经不只是厂商发布产品的地方，也成为标准组织和生态伙伴解释“下一代系统怎么接起来”的地方。三、从演讲人看：FMS 2026 已经变成一张 AI 存储产业地图官方 speaker 页面显示，本届 FMS 的演讲人来自 memory、storage、AI infrastructure、controller、standards、testing、cloud 和 data center 等多个方向。如果按产业链看，FMS 2026 的 speaker 可以分成几类。第一类，是存储和内存原厂。Samsung、Kioxia、Micron、SK hynix、Sandisk 等都在 keynote 或重要议程中出现。比如官方议程中可以看到 Kioxia 的 “Redefining Data Center Storage for the AI Era with Flash Memory and SSDs”，Samsung 的 “Memory Imperative”，SK hynix 的 tiered memory 主题，以及 Micron 关于 memory wall 的讨论。第二类，是 SSD Controller、CXL Controller 和系统芯片公司。Silicon Motion、ScaleFlux、FADU、Marvell、Microchip、Montage 等都出现在 speaker 或展商生态里。比如官方 speaker 页面列出多位 Silicon Motion speaker，ScaleFlux 也有多位演讲人；Montage Technology 的 Geof Findley 出现在 speaker 列表中。第三类，是中国大陆及中国相关公司的技术声音。官方 speaker 页面中可以看到 Longsys 的 Jian Chen、DapuStor 的 Xiang Chen、GigaDevice Group 的 Syed S. Hussain 等 speaker；此外，ByteDance 的 Bo Jiang 也出现在 speaker 结果中。ScaleFlux 和 Silicon Motion 虽然公司注册和资本背景不能简单归为“中国大陆企业”，但它们在中国大陆有重要研发和业务布局，也在本届 FMS 有多位 speaker 或展台活动。第四类，是标准和平台生态。NVMe、CXL、SNIA、OCP、Open Standards Pavilion 相关内容贯穿议程。对于做 SSD、CXL、PCIe、OCP 设备的工程师来说，这些议题其实比单个厂商发布更重要，因为它决定未来几年产品要遵循什么样的接口、遥测、功耗、管理和兼容性要求。第五类，是测试验证与工具链。FMS 2026 的议程中有 testing、performance、reliability、power telemetry、PCIe Gen7 SSD、NVMe power limit config 等话题，涉及到serialtek, quarch, sanblaze, serialcables等公司。到了 PCIe Gen6 / Gen7、CXL 3.x、EDSFF、OCP SSD 时代，测试验证已经不再是研发末尾的“验收动作”，而是产品能不能进数据中心客户的关键门槛。四、从议程看：今年 FMS 不是“Flash 展”，而是“AI 数据基础设施展”如果把官方 agenda 里的主题做归纳，FMS 2026 至少有六条主线。第一条，是 AI 推动 memory / storage supercycle。议程里出现了 “The Memory Supercycle 2026–2028” 这样的市场判断，核心逻辑是 AI 推理、数据中心扩建和供应端约束，可能让 memory / storage 行业进入一个更强的周期。第二条，是 NAND 继续向高密度、高接口速度演进。Samsung 的 V10 Bonding V-NAND、Kioxia / Sandisk 的 BiCS10 QLC、Kioxia NX1 E1.S SSD，都说明 NAND 仍然在层数、密度、封装、接口和数据中心形态上继续推进。第三条，是 SSD 从存储设备变成 AI 数据管线组件。ScaleFlux、Sandisk、Kioxia、Micron 等厂商的议题都在回答同一个问题：AI 数据从哪里来、怎么搬、怎么缓存、怎么靠近计算、怎么降低功耗。SSD 不再只是“写入和读出”，而是在 AI pipeline 里承担更复杂的角色。第四条，是 CXL 和 memory pooling 继续升温。CXL Consortium 的官方活动信息把 CXL memory pooling 与 AI inference 直接关联起来。FMS 官方议程中也出现了 CXL disaggregated memory、memory wall、KV Cache 等相关主题。第五条，是 PCIe Gen6 / Gen7 和 NVMe 管理能力。议程中出现 PCIe Gen7 SSD、NVMe power limit config、Data Storage Innovations for Scalable AI Infrastructure 等主题。这说明行业已经开始把 attention 从“能不能跑 Gen5”转向“Gen6/Gen7 下如何做功耗、遥测、管理、兼容和可靠性”。第六条，是测试、可靠性和功耗变成系统级问题。当 SSD 进入 AI 数据中心，客户关心的不只是峰值带宽，而是长时间 QoS、尾延迟、功耗遥测、FDP、掉电保护、可靠性预测、寿命末期表现、PCIe 链路稳定性和 OCP 兼容性。这正是测试工具、协议分析仪、训练器、电源分析工具、老化测试平台越来越重要的原因。五、从展商看：中国相关企业的存在感非常强根据官方 floor plan 索引，FMS 2026 展位规模约为 102 个 stands，另有 available、meeting space、theater 等类型区域。可检索到的展商包括 Kioxia、Samsung、Micron、Sandisk、SK hynix、Marvell、Microchip、Silicon Motion、ScaleFlux、FADU、BIWIN、DapuStor、InnoGrit、ISSI、Longsys、Memblaze、TenaFe、YEESTOR、YMTC、Serial Cables、Symbiosys Alliance(SerialTek, Quarch, SanBlaze) 等。如果重点看中国大陆及中国相关企业，可以分几类。第一类，是中国大陆存储模组、SSD 和 NAND 相关公司。Longsys 出现在展位 215，并且 Longsys 的 Chief Scientific Officer Jian Chen 出现在官方 speaker 列表中。DapuStor 出现在展位 115，DapuStor 的 VP Xiang Chen 也在 speaker 列表中。Memblaze 出现在展位 815。YMTC 同时有展位 825 和 meeting space 834。BIWIN 出现在展位 619。YEESTOR 出现在展位 649。这几家公司覆盖的范围很广：Longsys、BIWIN 更偏存储产品、模组和 SSD； DapuStor、Memblaze 更偏企业级 SSD； YMTC 是中国大陆 NAND 原厂代表； YEESTOR 更偏 SSD controller，尤其是 client SSD controller；第二类，是控制器、芯片和 IP 相关公司。InnoGrit 出现在展位 713，Silicon Motion 出现在展位 315，ScaleFlux 出现在展位 519，Montage Technology 有 speaker 出现，GigaDevice Group 也有 speaker 出现在官方列表中。这里要注意，Silicon Motion、ScaleFlux 等公司的注册地、资本结构和全球团队比较复杂，不能简单按“中国大陆公司”定义；但它们在中国大陆确实有重要研发、工程和客户生态，因此对国内 SSD 和控制器行业同样值得关注。第三类，是被中国资本收购或有中国工程团队背景的公司。例如 ISSI 出现在展位 1140。TenaFe 出现在展位 1242。用户提供的信息中也提到 HighPoint、ISSI、TenaFe 等公司和中国研发或资本背景的关系。从整体看，本届 FMS 对中国大陆存储产业有一个很强的信号：中国公司不只是去“看展”，而是在 NAND、SSD、控制器、企业级 SSD、client SSD、模组、AI 数据中心存储等多个位置参与到了全球对话里。六、值得重点关注的中国相关企业如果从 Saniffer 后续业务和行业观察角度看，下面这些公司尤其值得关注。LongsysLongsys 既有展位，也有 speaker。它不只是消费类存储品牌，也在企业级 SSD、嵌入式存储和行业应用里持续扩展。对于国内做 eSSD validation、PCIe Gen5/Gen6 测试、NVMe 兼容性测试的团队来说，Longsys 是非常重要的跟踪对象。DapuStorDapuStor 出现在展位和 speaker 列表中，其议题与 FDP、大容量 QLC SSD 等方向有关。FDP、QLC、企业级容量型 SSD 正是 AI 数据中心和云存储高度关注的方向。MemblazeMemblaze 是国内企业级 SSD 的代表之一。FMS 这种场合对它的价值，不只是展示产品，更是和海外客户、控制器厂商、NAND 原厂、测试设备厂商、OCP/NVMe/CXL 生态建立连接。YMTCYMTC 在 floor plan 里既有展位，也有 meeting space。作为中国大陆 NAND 原厂，YMTC 在 FMS 上的存在本身就值得关注。随着 QLC、企业级 SSD、大容量数据中心存储成为热点，YMTC 后续是否在 enterprise SSD 生态中进一步强化声音，是国内产业链需要持续观察的重点。InnoGrit、YEESTOR、Silicon Motion、ScaleFlux这些公司代表了 SSD controller 和系统芯片方向的不同路径。InnoGrit、YEESTOR 更贴近 SSD controller；Silicon Motion 仍然是 client SSD controller 的重要玩家；ScaleFlux 则在 computational storage、PCIe Gen6 SSD controller、CXL Type 3 memory controller 等方向持续强调差异化。BIWIN、KOWIN、GigaDevice、ISSI、TenaFeBIWIN、KOWIN 更偏存储模组、嵌入式存储和 SSD 产品；GigaDevice 与 ISSI 更偏存储芯片和半导体产品组合；TenaFe 则对应控制器/验证、测试相关生态。官方 floor plan 中可以看到 BIWIN、ISSI、TenaFe 等展商；GigaDevice Group 则出现在 speaker 结果里。七、Saniffer 合作伙伴：SymbioSYS 展位和 Gen6 测试生态很关键这次 FMS 2026，对 Saniffer 来说，最应该关注的不是单个存储产品发布，而是 Gen6 测试生态 的集中展示。对于PCIe 6.0测试技术感兴趣的看这里：【专题】全球最全面的 PCIe 6.0/CXL 3.0 测试工具方案探讨汇总。根据本次FMS公开信息，SymbioSYS Alliance 在 FMS 2026 booth 613 展示，相关内容提到 Quarch、SerialTek、SANBlaze 等联盟成员会展示面向 PCIe、NVMe、CXL、OCP 的 Gen6 test、analysis、compliance 解决方案；其中 Quarch 还安排了 “PCIe L0p Explained: Basics and Practical Power Analysis” 相关演讲。这和 Saniffer 的产品组合非常契合。SerialTek 解决的是 PCIe Gen6 协议分析、抓包、训练器和合规测试问题。 SANBlaze 解决的是 NVMe / PCIe SSD 设备仿真、验证、测试平台问题。 Quarch 解决的是电源、功耗、掉电、热插拔、sideband、低功耗状态分析问题。对于客户来说，这三类工具经常不是互相替代，而是组合使用。比如做一块 Gen6 eSSD：SerialTek 看链路训练、FLIT、TLP、NVMe command、错误和 trace； SANBlaze 提供稳定可控的 test platform或 SSD validation 环境； Quarch 监测和控制电源轨、PERST#、CLKREQ#、L1.2、掉电和功耗行为。这就是 Gen6 时代测试工具链的价值。八、Serial Cables：连接器、线缆和转接板正在变成测试核心Serial Cables 在 FMS 2026 booth 640 单独展出。其公开信息提到，将展示 EDSFF、E3、M.2 等 adapter，Broadcom-based Gen6 80-lane host card，Microchip-based host card，以及 ACC / AOC / Gen7 CDFP X16和MCIO x8/x4 cable assembly 等互连产品，感兴趣看这里：【行业内幕】PCIe Gen6/7生态正在换挡：SerialCables最新产品透露了哪些信号？这件事非常重要。过去很多工程师会把线缆、adapter、fixture 当作“小配件”。到了 PCIe Gen6，这种看法已经不适用了。Gen6 测试经常卡在这些地方：Host 有 Gen6，但没有合适 EDSFF fixture； SSD 是 E1.S / E3.S，但客户平台只有 MCIO； 分析仪有了，但缺合适 interposer； 两根线外观看起来一样，pin assignment 不一样； Switch card lane 数够，但转接方案不稳定； x8 要拆成两个 x4，或者两个 x8 要合成一个 x16； Gen6 链路偶发错误，最后发现是线缆、连接器或 adapter 问题。所以 Serial Cables 这类公司在 FMS 上的价值，不只是卖线缆，而是帮助客户把 Gen6 拓扑真正搭起来。对于 Saniffer 来说，这和 SerialTek、SANBlaze、Quarch 是互补关系： 协议能不能抓、设备能不能测、电源能不能控，前提都是物理链路能不能正确接起来。对于本次多家公司同时发布PCIE 6.0 SSD来讲，如何大家Gen6 SSD测试环境可以看这里的高清视频演示：【高清视频】Gen6 服务器还没到，Gen6 SSD 怎么测？Emily 现场演示三种测试环境【高清视频】5个高清视频告诉你：PCIe 6.0 SSD测试环境搭建转接卡/线与隐藏风险全解析【高清视频】PCIe 6.0主机卡+Gen6 E3.S转接卡初次使用演示//* 上面最后一篇文章的第一段包含了我们针对PCIe Gen6 switch卡之前拍摄的很多视频；我们之前做过很多期PCIe 6.0主机卡（也叫switch卡）的高清演示视频，感兴趣的可以查询一下Saniffer公众号往期文章，或者直接点击下面的连接，包括Gen6 Switch + Switch；Switch + CX-8（一）和（二）；Switch + Quarch故障注入卡 + Switch；Switch + 0.3米延长线 + Switch卡等等；另外，我们也拍摄了如何使用Gen6 switch卡连接Gen6 SSD的几期视频，包括Gen6 switch + MCIO x8 转接2*EDSFF female connector；Gen6 switch + MCIO x8 to 2* MCIO x4 + Gen6 8盘位盘柜，等等。九、NplusT：NAND和新型存储（NVM）测试工具提供商今年NplusT也派出了本地工程师参加了本次FMS。NplusT测试工具可以在研发阶段大大加速NAND和各类新型存储测试，尤其对于各类mini-array, cross-bar的测试效率相较于传统的测试手段可以提高几百倍的效率提高。从产业趋势看，NplusT 的 TESTMESH（用来测试PCM, RRAM, FeRAM, MRAM，3D-NOR等) 和 NanoCycler（测试NAND） 方向仍然和 FMS 2026 主题高度相关。因为 NAND 正在从 TLC 进入高密度 QLC / PLC 讨论阶段，企业级 SSD 更关心 P/E cycling、read disturb、retention、Vt shift、NAND characterization、wafer-level / die-level 数据，以及控制器如何根据 NAND 真实特性调整 LDPC、read retry 和 firmware 策略。当前，中国大陆研究新型存储技术的公司、大学、研究机构也很非常多，感兴趣的可以参考我们之前的文章：深度研究】谁在中国大陆研究各类新型存储技术：ReRAM, FeRAM, MRAM, PCM, 3D-NOR等等？如果 FMS 2026 的主题是 AI 存储，那么底层 NAND characterization 反而会更重要。十、过去两天公开报道的一个共同点：厂商都在把产品往 AI 上靠8 月 4 日和 8 月 5 日可公开检索到的报道，有一个非常明显的共同点：几乎所有厂商都在用 AI 重新解释自己的存储技术。Samsung 讲 V-NAND、zHBM、zNAND-O，是为了回答 AI 加速器和 memory hierarchy 的问题。 Kioxia / Sandisk 讲 BiCS10 QLC，是为了回答 AI 数据中心容量密度和接口速度的问题。 Kioxia NX1 E1.S，是为了回答 hyperscale 数据中心形态、散热和 OCP 生态的问题。 ScaleFlux 讲 Gen6 SSD Controller 和 CXL Type 3 Memory Controller，是为了回答 AI data pipeline 和 memory expansion 的问题。 NVMe、CXL、OCP 相关展区，是为了回答下一代开放标准如何承载 AI 基础设施的问题。这说明 FMS 2026 的行业叙事已经变了。过去是：NAND 层数更高； SSD 容量更大； 接口速度更快； 成本更低。现在是：AI 数据怎么靠近计算； 内存墙怎么缓解； 能耗墙怎么突破； NAND 如何进入 AI memory hierarchy； CXL 如何扩展内存池； SSD 如何服务推理、向量数据库、KV Cache、checkpoint、数据湖； PCIe Gen6/Gen7、NVMe、OCP、FDP、功耗遥测和测试验证如何一起支撑数据中心部署。十一、对国内存储产业的启发FMS 2026 前两天给国内存储产业一个很直接的信号：只做容量和价格竞争，会越来越难。未来几年，国内 SSD、controller、NAND、模组和测试设备公司要面对的竞争，可能会集中在几个方向。第一，企业级 SSD 能不能进入 AI 数据中心真实 workload。 这要求不只是容量大，还要 QoS 稳、功耗可控、固件成熟、支持 OCP / NVMe / FDP、具备可靠 PLP 和长期验证数据。第二，controller 能不能支撑 Gen6、CXL 和 AI 数据管线。 只做普通 client SSD controller 的竞争会越来越卷，而 Gen6 enterprise SSD controller、CXL memory controller、computational storage、compression、telemetry、power management 会更有差异化。第三，NAND characterization 和 validation 会越来越重要。 QLC 进入 enterprise 场景后，不能只看 datasheet。必须看 P/E 后 RBER、retention、read disturb、Vt shift、LDPC margin、read retry、firmware 策略和长期 QoS。第四，测试工具链会成为供应链准入门槛。 客户要的是完整证据：协议 trace、电源波形、掉电恢复、sideband 时序、FIO workload、NVMe log、OCP compliance、可靠性报告。没有这些，产品很难进入高端客户。第五，互连和夹具不再是配角。 EDSFF、MCIO、CEM、OCP、E1.S、E3.S、Gen6 cable、Gen7 cable、interposer、adapter，都可能成为测试能不能跑起来的关键。这也是为什么 Saniffer 关注 FMS，不只是看谁发布了新 SSD，而是看整个工具链、生态链和客户需求正在往哪里走。十二、最后一句话：FMS 2026不再只是存储展，而是AI基础设施展如果只用一句话概括 FMS 2026 前两天的公开信息，我会这样说：FMS 已经从 Flash Memory 的行业展，变成了 AI 基础设施里的 memory 与 storage 交汇点。NAND 原厂在讲 AI； SSD 厂商在讲 AI； controller 公司在讲 AI； CXL 和 NVMe 标准组织在讲 AI； 测试工具厂商也在围绕 Gen6、CXL、OCP、NVMe、功耗和可靠性服务 AI 数据中心。这对国内工程师和存储公司来说，是一个很清楚的提醒：未来的存储竞争，不再只是“谁容量更大、谁价格更低”。 而是：谁能进入 AI 数据管线； 谁能支撑 Gen6 / Gen7 / CXL； 谁能把 QLC 做成企业级； 谁能给客户可验证的可靠性证据； 谁能用完整测试工具链证明自己的产品真的稳定； 谁能在全球生态里有自己的声音。从 8 月 4 日和 8 月 5 日这两天看，FMS 2026 已经把这个趋势摆到了台面上。AI 时代，存储不再是后台。 它正在成为决定系统能不能真正跑起来的主战场。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

很多人以为，PCIe 6.0 测试最难的是协议、FLIT、PAM4、FEC、CTS、抓包解码、训练器脚本。这些当然难。但在真实客户现场，第一道坎往往更朴素：设备怎么接进去？我们最近的一次技术沟通，就是围绕一套 PCIe 6.0 协议分析仪和协议训练器样机的试用展开。前半段主要讨论协议分析仪为什么暂时还没有真正用起来，核心原因不是分析仪本身功能不够，而是客户现有服务器平台的接口形态和样机配套转接环境之间还没有完全打通。后半段则转到协议训练器的试用反馈，包括脚本可读性、RESTful API 架构、功能确认等。从外面看，这好像只是一次普通的项目沟通。但如果仔细听完整个过程，会发现它其实非常典型：这正是 PCIe 6.0 进入真实研发环境时，很多客户都会遇到的第一批问题。不是标准不懂。 不是设备不会用。 而是 Gen6 的测试生态还在快速成形中，主机、SSD、线缆、转接卡、Interposer、分析仪、训练器，每一环都必须对得上。对于PCIe 6.0 SSD测试感兴趣的朋友，结合我们本次碰到的问题，一定要在产品试用之前参考下面的几篇我们写的文章和里面的高清视频：【专题】全球最全面的 PCIe 6.0/CXL 3.0 测试工具方案探讨汇总【高清视频】Gen6 服务器还没到，Gen6 SSD 怎么测？Emily 现场演示三种测试环境一、会议一开始：协议分析仪为什么还没真正用起来？沟通一开始，客户先说明了当前状态：这次样机里有协议分析仪，也有协议训练器。协议训练器已经开始试用，但协议分析仪暂时还没有真正跑起来。原因并不是软件打不开，也不是分析仪没有功能，而是客户现有服务器平台的接口无法直接和协议分析仪样机配套起来。正常情况下，协议分析仪要串在主机和被测设备之间。也就是说：Host 这边有 PCIe 链路； Device 这边有 SSD、网卡、加速卡或其它 endpoint； 协议分析仪通过 Interposer 插在中间； 它不影响原本通信，又能把双方往来的 TLP、DLLP、FLIT、LTSSM、配置空间访问、NVMe 命令等内容抓下来。但这次客户现场的服务器比较特殊。它不是传统标准 PCIe CEM 插槽环境，而是 EDSFF E3 connector形态。客户手里有 Gen6 服务器环境，也有一个 Gen6 标准金手指AIC插卡，但不能直接接到服务器现有 E3 接口上。这就带来一个很现实的问题：分析仪本来是用来抓 host 和 device 之间的通信的。 但如果 host 侧和 device 侧还没有办法先稳定接起来，分析仪也就没有地方可以“串进去”。所以，这次沟通的第一个关键点，不是协议本身，而是测试拓扑。二、为什么“先能建链”比“先抓包”更重要？我们现场沟通时反复强调了一个顺序：第一步，不管用什么转接方式，客户必须先让 endpoint device 和服务器之间能够稳定建链到 PCIe 6.0。 第二步，确认这条链路可以跑起来以后，再把协议分析仪插到中间。 第三步，分析仪插进去以后，再观察它是否影响链路，以及能不能正常抓包。这个顺序非常重要。如果原始链路本身都没有成功建链，分析仪就算功能再强，也无法完成有效抓包。它不能替客户凭空创造一条正常的 Gen6 链路。可以把它理解成高速公路测速。先要有一条真的能通车的高速公路，车能从 A 点开到 B 点。 测速设备才能放到路边记录车辆速度和轨迹。 如果路本身还没修通，测速仪再高级也没用。PCIe 6.0 测试也是一样。先确认 host 和 device 能不能 link up。 再确认能不能以目标 lane width 和 speed 工作。 然后再把 Analyzer / Interposer 串进去。 最后才谈抓包、解码、分析、错误定位。这也是 Gen6 测试非常容易被忽略的一点：测试设备不是孤立存在的，它必须嵌入到一个完整、可工作的高速链路拓扑里。三、客户现场的核心矛盾：服务器是 E3/EDSFF，样机配套接口还差一环客户进一步解释，他们临时从第三方借过来这台服务器平台内部不是传统 PCIe 6.0 x16 插槽，而是PCIe Gen6 E3 / EDSFF connector插槽。现场还提到，服务器内部插槽比较深，形态上不像普通 CEM 金手指插槽。这就导致一个问题：如果客户手里有一张标准 CEM 形态的网卡，比如英伟达 CX8 这类 PCIe Gen6 x16 网卡，它不能直接插到这个 E3/EDSFF 接口上。 如果客户想用协议分析仪，也需要合适的 EDSFF Gen6 Interposer 或延长/转接结构，把 host 和 endpoint 链路引出来。 如果没有合适的 E3 female connector、E3 延长线、E3 转 CEM 插槽、或者 E3 转 MCIO 的正确线序方案，整个测试环境就搭不起来。这里有一个很容易被外行低估的问题：高速连接器长得一样，不代表线序一样。沟通过程中也提到，某些 EDSFF / MCIO 转接线可能外观完全相似，但业内可能有好几种不同 pin assignment。之前就遇到过类似情况：线缆外形看起来一样，但其实是给某个 平台特制的线序，放到别的环境里就用不了。这在 PCIe Gen6 时代尤其麻烦。因为 Gen6 不是低速接口。 你不能随便找一根“看起来接口一样”的线插上试试。 一旦线序、lane mapping、sideband、presence、power、clock 或 reset 信号对不上，就可能完全不能建链，甚至引入难以判断的异常。所以这次问题的本质不是“有没有一根线”。而是：有没有适合客户服务器 E3/EDSFF 接口定义的正确转接方案； 有没有能把现有 host 链路延长出来的可靠夹具； 有没有能让 CX8、SSD、Interposer、Analyzer 正确串起来的整套拓扑； 有没有经过 Gen6 验证的信号质量和线序定义。这就是为什么会议里多次建议客户拍摄现场接口照片或视频，让工程团队进一步确认。四、国内 Gen6 环境的尴尬：设备来了，但盘、卡、线、转接件不一定齐沟通中还提到一个国内 Gen6 测试环境的现实问题：现在真正已经出来、能够直接拿来测试的 PCIe 6.0 SSD、主机平台、网卡、交换卡和各种转接夹具还很少。国际上，像三星、镁光、铠侠等厂商已经在北美、日本等地采购和使用 EDSFF Gen6 相关测试设备。但在国内，能够直接用于 Gen6 的 SSD 样品、CX8 网卡、Gen6 host card、E3/E1/E3.S 转接夹具、Interposer 等资源还比较稀缺。这就造成一个很现实的局面：协议分析仪到了客户现场； 协议训练器也到了客户现场； 但客户现有服务器接口和样机配套夹具之间少了一块关键拼图； 而这块拼图不一定是市场上随便买得到的标准件。会议中也提到，办公室曾经有一些 Gen6 环境，例如 CX8 卡、Gen6 Switch 测试环境、相关转接件等，但有些已经交付给其它客户使用，现在需要重新协调资源，甚至要向国外申请 Gen6 SSD 样品。这段听起来有点“琐碎”，但恰恰是 Gen6 早期生态的真实状态。很多时候，真正难的不是买一台分析仪，而是搭出一条完整可用的 Gen6 测试链路：Host 要支持 Gen6； Device 要支持 Gen6； 中间线缆要支持 Gen6； Interposer 要支持 Gen6； 转接板要支持 Gen6； 夹具线序要正确； 信号质量要能撑住； 还要能把分析仪串进去后问题仍然可复现。任何一环缺失，测试就无法顺利开展。五、已有经验：CEM、MCIO、OCP、EDSFF 等接口都可以做，但前提是拓扑完整会议中也说明，这套协议分析仪样机其实配套相对比较全，应该包含多种接口形态：标准 PCIe CEM 插卡； MCIO x16； OCP x16； EDSFF x4； M.2，U.2 等。从已有案例看，标准插卡环境、MCIO 环境、OCP 3.0 环境、EDSFF SSD 环境，都是可以做协议分析的。之前也有客户使用 Gen6 Switch、CX8、EDSFF SSD 等环境完成抓包和解码。但前提仍然是：客户平台必须先有一条正确的物理链路。如果客户的服务器只有某种特殊 E3 接口，而没有标准 CEM 插槽；如果手里的 CX8 网卡是 CEM 金手指形态，却没有 E3 转 CEM 的正确转接结构；如果当前 E3 接口的 pin assignment 不清楚，那么协议分析仪就无法直接介入。这就是会议里一直强调的：分析仪是串中间的工具，不是替代主机、设备、线缆和转接件的工具。它能把问题看清楚，但不能替你把原本不匹配的接口变成匹配。六、从分析仪转向训练器：关于自动化脚本和 API 使用体验由于协议分析仪暂时受制于硬件拓扑，会议后面转向协议训练器的试用情况。客户的关注点非常具体：通过界面生成某个 TLP 或命令以后，如何在WebGUI上面生成Python script然后拷贝到自动化代码里面去？ 如果复制出去做脚本，后续别人维护时能不能看懂？ 训练器的 API 调用方式是否直观？ RESTful API 虽然灵活，但脚本可读性是否足够？ 和传统厂商用了多年的脚本体系相比，学习成本会不会更高？这部分讨论非常有代表性。很多仪器厂商喜欢强调“支持自动化”“支持 API”“支持脚本”，但客户真正关心的是：这个脚本是不是人能读懂； 一个工程师写完以后，另一个工程师能不能维护； 几年后回看脚本，是否还能知道当时发的是什么 TLP； 公司内部多人协作时，能不能形成稳定流程； 自动化测试是否能纳入已有验证系统。所以客户提到脚本可读性问题，是非常合理的。仪器的能力不是只看“能不能发一个包”，还要看“能不能让团队长期、稳定、可维护地使用”。七、新架构的优点：灵活、修改快、响应快当然，中间也解释了 SerialTek 协议训练器架构的特点。它采用业内最新的 RESTful API 架构，和一些传统仪器厂商二十多年前形成的脚本体系完全不一样。这种新架构的优点是：灵活性高； 功能迭代快； 增加新功能更容易； 修 bug 响应更快； 底层架构比较新，适合快速适配 PCIe 6.0 新需求。会议中提到，相关工程师以前也在传统厂商做过，对老架构和新架构的差异比较清楚。传统工具的好处是用户熟悉、脚本理解和历史积累较多；新工具的优势则是灵活、轻量、改动快。这实际上反映了两类仪器设计哲学：老架构：成熟、习惯稳定、历史脚本多，但架构沉重，改动慢。 新架构：灵活、现代、API 友好，但用户需要适应，部分可读性和交互习惯还需要继续优化。对于客户来说，最关键的不是争论哪种架构“天然更好”，而是要回到实际需求：如果客户内部已经积累了大量传统脚本，那么新工具需要提供足够好的迁移和可读性支持。 如果客户未来要做大量新型 Gen6 测试，灵活 API 和快速响应也非常重要。 如果客户需要多人协作，就必须强调脚本维护性。 如果客户要做长期平台化验证，就必须让测试用例不仅机器能跑，人也能看懂。八、客户最关心的点：不是一个人能用，而是一个团队能维护会议中客户也提到另外一个问题：如果生成的脚本只有写脚本的人自己看得懂，后续团队协作会很困难。这句话非常重要。在企业级研发团队里，验证脚本不是一次性工具。它往往会经历：A 工程师写； B 工程师维护； C 工程师复现客户问题； D 工程师拿去做回归测试； 项目几年后还要继续使用。如果自动化脚本可读性不够，团队就会出现严重依赖个人经验的问题。一旦原作者离职、转岗或者忘记细节，脚本就变成黑盒。所以这就需要： 让自动化用例更方便维护； 让 GUI 生成的内容和脚本内容之间更容易对应； 让多人协作时不至于只靠某个工程师的个人理解。采用Python调用RESTful API是业内目前可读性最好的自动化脚本，非常适用于后期维护。这种沟通方式对高端测试设备非常重要。因为测试设备不是一次性消费品，客户买回去以后还要长期用于研发、验证、量产问题分析和客户 issue 复现。买之前把问题摊开讲清楚，比买之后再扯皮要好得多。九、关于产品配置当然我们也讨论了产品配置。我们给客户提供的是比较完整的配置版本。其中提到一些配置包括：更大的 memory buffer； 高速网络接口； 内置大容量存储； 较高性能的处理和解码能力； 完整的分析仪和训练器功能组合。这个地方背后的逻辑是：上述这些能力会影响工程效率； 比如抓包 buffer 大小、trace 存储速度、解码速度、远程访问、文件处理能力、自动化接口等。例如解码速度这类设备一定要试用测试才可以，像SerialTek抓取32G bufffer size只要4~5分钟即可解码完毕，传统分析仪需要8小时才能全部解码完毕，这个效率不是差别一点点，有的时候等待一天才能等到问题复现，使用SerialTek立马就可以知道结果。所以试用期间，客户不仅要验证PCIe协议分析仪的基础指标，也要体验这些实际影响效率的能力。比如：大 trace 抓下来能不能快速保存； 几十 GB trace 解码要多久； 软件会不会卡死； 长时间抓包是否稳定； 过滤和搜索是否方便； 团队多人使用是否顺手； 失败场景是否容易复盘。这些都是我们认知常见的PCIe分析仪规格之外，但工程师每天都会感受到的东西。十、协议分析仪的优势：信号质量和处理效率非常关键会议后面重点介绍了协议分析仪相对传统方案的两个优势。第一个，是信号质量。在 PCIe Gen5 时代，很多分析仪插入链路后也能工作，甚至不需要特别复杂的 calibration。但到了 PCIe Gen6，情况完全不同。Gen6 对信号质量的要求更高，PAM4、64GT/s、FLIT mode、FEC 这些都让链路更加敏感。一个好的协议分析仪，不能只是“能抓包”。更重要的是：它串到链路中间以后，原来的问题还要能复现。 它不能因为自己插入链路，反而把问题掩盖掉。 它不能让原本不稳定的问题消失。 它也不能引入新的假问题。会议里用了一个非常直白的说法：如果某块盘原来有问题，插上分析仪以后问题不见了，那这个分析仪就很难帮助工程师定位问题。这句话很有道理。协议分析仪必须尽量“透明”。 它应该像一个旁观者，而不是一个改变现场的人。第二个，是大容量 trace 的处理效率。会议中提到，客户要求的抓包容量是 32GB，而样机配置远高于这个要求。抓到几十 GB 数据以后，SerialTek 的系统可以在几分钟级完成保存和解码，而一些传统方案处理类似容量可能需要非常长时间，甚至工程师电脑会卡死。这对实际 debug 非常重要。因为 Gen6 场景下，一次问题复现可能只出现一次。 如果抓到了 trace，却要等几个小时甚至几天才能解码，调试效率就会非常低。 如果大 trace 处理过程经常失败，工程师会失去耐心。 如果不能快速搜索、过滤、定位，抓到再多数据也很难用。所以协议分析仪的价值不仅是“能抓”，还包括：抓得稳； 不影响链路； 存得快； 解得快； 查得快； 能把问题定位到具体时间点、具体层次、具体包。十一、Interposer 的一个设计优势：磨损后不一定整套报废会议里还提到一个比较实用的设计优势。有些厂商的 Interposer 是一体化结构，一旦关键连接部分磨损，可能需要整套更换，成本很高。而这套 Gen6 Interposer 方案采用类似主体加两侧 adapter / wings （小翅膀）的结构。即便未来某些高磨损接口出现问题，也不一定需要整套 Interposer 全部更换，而可以更换相对便宜的 adapter 部分。这对长期使用成本很有意义。因为客户真正用起来以后，Interposer 是会被频繁接入不同设备、不同测试环境的。 如果每次磨损都要整套更换，长期成本会很高。 如果可以更换局部高磨损件，维护成本就会低很多。对于企业级实验室来说，这类结构设计不一定写在技术要求参数里，但会明显影响后续使用体验。十二、为什么这次沟通很有代表性？这次沟通表面上讨论的是一套样机试用，实际上反映了 PCIe 6.0 测试进入真实项目后的几个核心难点。第一，Gen6 不只是买仪器，还要搭生态。 Host、device、connector、interposer、cable、adapter、switch card，任何一环不匹配，测试就跑不起来。第二，Gen6 对信号质量的要求远高于 Gen5。 分析仪串中间以后，不能改变问题现场。Interposer、延长线、转接卡的信号质量都必须非常谨慎。第三，训练器不仅要能发包，还要好维护。 脚本可读性、API 友好度、多人协作维护，这些都会影响团队长期使用。第四，客户试用必须充分。 高端仪器不能只看产品单页。一定要在客户自己的平台、自己的 DUT、自己的流程里试用。第五，厂商响应机制非常关键。 Gen6 阶段一定会遇到细节问题。关键不是“永远没问题”，而是问题出现以后能不能快速确认、快速反馈、快速修正。十三、给正在搭 PCIe 6.0 测试环境的工程师几点建议结合这次沟通，可以给正在做 PCIe 6.0 测试环境的团队几个非常实际的建议。第一，先确认原始链路能不能建起来。不要一上来就接分析仪。先让 host 和 device 直接连接，确认能否稳定 link 到目标 speed 和 width。第二，搞清楚接口形态和 pin assignment。EDSFF、MCIO、CEM、OCP、E3、E1.S、E3.S 这些不是简单“外观一样就能用”。线序、lane mapping、sideband 都要确认。第三，Interposer 插入前后都要看链路状态。插入分析仪后，要观察 correctable、uncorrectable、retrain、降速、降宽等情况，确认测试工具没有明显改变原始链路。第四，分析仪和训练器自动化脚本要考虑团队维护。能跑只是第一步。脚本要能看懂、能交接、能复用、能回归。第五，大 trace 处理效率很重要。Gen6 问题常常藏在很短的时间窗口里。能不能快速保存、解码、过滤、搜索，会直接影响 debug 效率。第六，样机试用时要把问题列表化。不要只在会议里口头讨论。把每个问题写成表：现象、复现步骤、期望行为、实际行为、影响程度、是否阻塞、需要厂商答复什么。十四、最后一句话：PCIe 6.0测试，难在每一环都不能“差不多”PCIe 5.0 时代，很多测试环境还能靠经验凑一凑。 到了 PCIe 6.0，“差不多”往往就变成“起不来”。接口差一点，链路不起。 线序差一点，设备不识别。 信号质量差一点，错误计数飙升。 Interposer 影响一点，原来的问题不复现。 脚本可读性差一点，团队维护困难。 trace 解码慢一点，debug 效率就被拖垮。所以，PCIe 6.0 测试不是只买一台分析仪、一个训练器那么简单。它是一套完整系统：主机平台； 被测设备； Switch 或 Host Card； MCIO / EDSFF / CEM / OCP 转接； Interposer； 协议分析仪； 协议训练器； 自动化脚本； 现场工程支持； 原厂研发响应； 以及客户自己真实的验证流程。这次沟通最有价值的地方，不是把某个产品夸得多好，而是把真实工程现场的困难摊开了：设备要接得上； 链路要跑得稳； 问题要抓得到； trace 要解得快； 脚本要能维护； 厂商要能响应； 商务和质保也要讲清楚。这才是 PCIe 6.0 测试真正进入落地阶段的样子。一句话总结：PCIe 6.0 的测试难点，不只是协议更复杂，而是从主机插槽到最后一个脚本字段，每一个细节都可能决定测试能不能真正跑起来。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

在 PCIe Switch、Retimer、Redriver、SSD、GPU、FPGA 原型卡这些高速接口测试场景里，工程师最怕什么？不是链路完全起不来。 链路完全起不来，至少问题很明确。真正麻烦的是那种“有时候能起来，有时候起不来；换一次上电顺序就不一样；多 reset 几次 DUT 就不稳定；Host 端看起来没问题，Device 端却像是多收了几次信号”的问题。这类问题往往不在高速 data lane 上，而藏在一些看起来很不起眼的边带信号里。比如 PERST#。PERST#，也就是 PCIe Reset 信号。它不是数据通道，但它决定了 endpoint 什么时候复位、什么时候开始重新训练链路、什么时候进入下一轮枚举。如果一个 PCIe Switch、Retimer 或 Redriver 放在 Root Complex 和 Endpoint 之间，它就必须非常认真地处理这些边带信号。Host 发了几次 PERST#，下游 device 到底收到了几次？ Switch 转发 PERST# 的时序有没有明显偏差？ DUT 不稳定，到底是自己的链路训练问题，还是上游 reset 行为和下游 reset 行为不一致？ 上电、下电、反复重启时，12V、3.3V、PERST# 是如何同时变化的？这些问题靠猜很难解决。这次演示，就是用两套 Quarch PAM 治具组合起来，同时监测 PCIe 链路中两个位置的电压、电流和边带信号，重点观察 PERST# 在 Host 到 Switch、Switch 到下游设备之间是否一致。有时间的朋友可以直接点击查看下面的视频，没有时间的朋友可以看下面的视频演示的总结文字。为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。一、为什么要这样搭环境？这次演示的背景，来自一个非常实际的客户问题。客户买回 PCIe Switch 板卡，通常不是为了接一个已经成熟的量产设备，而是为了测试自己实验阶段的 endpoint、原型卡或者工程样机。实验阶段的设备不一定稳定，尤其对 reset 次数、reset 时序、链路训练次数可能比较敏感。如果 PERST# 被反复拉高、拉低，endpoint 就会被迫不断重新训练链路。次数多了以后，可能出现几种情况：链路训练结果不稳定； 有时候能建链，有时候不能建链； 最终 speed 或 width 不符合预期； DUT 自己状态机进入异常路径； 工程师以为是 DUT 问题，实际是上游 reset 行为不一致。所以客户会自然提出一个要求：我在 DUT 中间串了一个 PCIe Switch，那这个 Switch 从 Host 侧收到的 PERST#，是不是应该和它往下游发出去的 PERST# 保持一致？至少在次数上不能多，也不能少。 在时序上可以有合理延迟，因为 Switch 处理和转发总要消耗一点时间。 但它不能凭空多产生几次 reset，也不能漏掉 Host 发下来的 reset。这就是这次演示要验证的事情。用一句话概括：我们要证明 Host 侧发生的 PERST# 行为，经过 Switch 后，在下游设备侧仍然保持一致。二、为什么不用示波器？有人可能会问：PERST# 不就是一个数字信号吗？ 12V、3.3V 不就是电压吗？ 用示波器不就能看了吗？当然可以。示波器很强大，可以测电压、电流，可以看波形，可以做眼图，也可以配合夹具完成很多高速测试。问题是，在这种 PCIe 系统级调试里，示波器并不总是最顺手。原因有几个。第一，示波器更适合短时间、局部、人工观测。 如果问题几小时才出现一次，甚至几天才出现一次，你很难一直用示波器守着。第二，示波器保存和整理数据不够方便。 你当然可以导出波形，但要把多个测试点、多个电源轨、多个边带信号长时间记录下来，再标准化分析、回溯、对比，就会变得很麻烦。第三，示波器需要不断换探头、换夹具、换测试点。 今天测 PERST#，明天测 CLKREQ#，后天测 12V 电流，再后天测 3.3V，现场会非常碎片化。第四，很多问题是“事后才知道发生了”。 你不知道故障什么时候出现，等问题发生以后再想起来接示波器，已经来不及了。Quarch PAM (power analysis module)的价值就在这里。它不是要替代示波器的所有功能，而是把“电压、电流、功耗、边带信号长期记录”这件事做得更方便、更标准、更适合自动化。Quarch 官方对 PAM 的定位就是通过 interposer 在真实系统环境中测量 Host 和 DUT 之间的电压、电流、功耗和 sideband assertion，并可配合不同 fixture 使用；Quarch Power Studio 也支持长时间记录、数字边带捕获、缩放分析和 Python 自动化。简单说：示波器像一台很强的显微镜。 Quarch PAM 更像一个长期在线的监控录像系统。你把它串在链路里，它可以连续记录几周甚至更久。只要问题出现过一次，就可以回到那一段时间去看电压、电流和边带信号到底发生了什么。三、这套 PAM 系统由什么组成？这次演示里，一套 Quarch PAM 主要由两部分组成：第一部分，是 Power Analysis Module，也就是电源分析模块。其实这个名字是一个管理模块，并且很容易误导人，认为知识功耗分析使用的，其实它两大功能：1）功耗监测和分析；2）sideband边带信号监测和回溯分析 它负责采集、处理、传输和管理数据。第二部分，是对应接口的测试治具，也可以理解为 interposer / fixture。 这次演示用的是 PCIe AIC 形态的治具。这个结构很灵活。PAM 控制模块是通用的，中间通过线缆连接不同 fixture。 如果客户要测不同接口，只需要换对应 fixture。比如常见的 PCIe AIC、M.2、U.2、EDSFF 等接口，都可以根据测试对象选择合适治具。Quarch 官方 Gen5 PCIe x16 PAM Fixture 支持最多 x16 lane 设备，可测量 12V、3.3V、3.3V AUX 等电源轨，并监控 PERST、WAKE、CLKREQ、SMDAT、SMCLK 等边带信号；Gen6 PCIe x16 PAM Fixture 也面向最高 Gen6 的 PCIe/CXL/OCP 设备，提供类似的电源和边带信号分析能力。这次演示为了同时看两个位置，使用了两套 PAM：一套串在 Host 和 Switch 之间； 另一套串在 Switch 和下游设备之间。这样就可以同时观察：Host 侧 PERST# 是怎么动的； Switch 下游侧 PERST# 是怎么动的； 两边次数是否一致； 两边时序是否基本对应； 电源轨有没有同步变化； 上下电时有没有异常毛刺或额外事件。这比只在单点测量更有价值。因为单点测量只能告诉你“这里发生了什么”。 双点同步测量可以告诉你“信号从上游到下游是如何传递的”。四、这次为什么用了一个 Gen4 PAM 和一个 Gen5 PAM？演示里实际用了一个 Gen4 PAM fixture 和一个 Gen5 PAM fixture。主要原因是实验室里面就找到这么两个PAM fixture了，凑合着演示吧。正常的话应该用两个PCIe 6.0 x16 PAM fixture。Gen4 fixture 串在 Host 和 Switch 之间。 Gen5 fixture 串在两个 Switch 之间，也就是 Switch 和下游链路之间。现场也提到，其实有 Gen6 fixture，只是这次演示没有拿出来使用。这说明一个很现实的点：PAM 在这次演示中的核心任务，不是验证 data lane 的 Gen6 信号质量，而是记录电源轨和边带信号，尤其是 PERST# 的行为。当然，fixture 本身仍然要能支持对应链路环境，不能影响系统正常工作。Quarch 的 Gen4、Gen5、Gen6 PCIe x16 PAM Fixture 都是围绕真实 Host/DUT 环境中的电源和边带信号测量来设计的，而不是像普通线缆一样只做简单连接。另外，演示中还顺便验证了一个客户经常问的问题：线缆长度。这次使用的是一根 0.45 米的 PCIe Gen5 cable。官方 Gen6 cable 常见更短，例如 0.3 米这种形态；但这根 Gen5 0.45 米线缆质量较好，在当前测试环境里可以跑到 Gen6。后面通过 Switch 管理命令和链路灯状态，也验证了当前链路确实到了 Gen6。这个细节很有工程味道。在高速测试里，线缆不是越长越好。 到了 Gen6，线缆长度、损耗、连接器质量、转接板、插损预算都非常敏感。 有些标称 Gen5 的线，如果质量足够好，在特定环境里可能能跑 Gen6；但这不能简单推广成所有 Gen5 线都能跑 Gen6。 真正可靠的做法，还是要结合实际平台、实际线缆、实际 switch port 状态去确认。五、软件界面如何看？接下来演示进入 Quarch 软件界面 QPS（Quarch Power Studio)，感兴趣的可以参考Saniffer之前发布的高清演示视频：【高清视频】如何监控和快速分析各类接口SSD和PCIe 插卡的功耗、sideband信号？ 【高清视频】全面解读PCIe 电压、电流、功耗与Sideband边带信号的可视化分析 Quarch PAM操作培训视频界面右侧可以选择要显示的指标，例如电压、电流、功耗、边带信号等。为了避免画面太乱，这次演示主要保留了电压和边带信号，把一些电流曲线暂时取消显示 - 注意：所有的sideband都会记录下来，不论你实时查看与否。不同信号会用不同颜色标出来。鼠标悬浮到某个指标上，对应波形会高亮，方便工程师在一堆曲线里快速找到自己关心的那一条。界面底部会显示当前记录时段内的整体波形。 如果记录时间很长，底部波形会被压缩显示。 上方显示实时波形。 如果要看某个局部细节，可以直接框选放大。 如果还想看得更细，可以继续框选，再放大。这对 PERST# 这种边带信号很实用。因为 PERST# 的关键不是平均值，而是瞬间的拉高、拉低、脉冲次数、时间间隔和与电源轨的相对关系。工程师需要做的不是看一个简单数字，而是看完整波形：什么时候 12V 上来； 什么时候 3.3V 有电； 什么时候 PERST# 被拉高； 什么时候 PERST# 被拉低； Host 侧和下游侧间隔多久； 两边次数是否一致； 是否出现额外毛刺； 下电时两边是否同时掉下去。Quarch Power Studio 的官方介绍也强调，它可以记录任意长度的 power trace、捕获数字边带信号、支持缩放到细节、导出截图和片段，并支持 Python 自动化。这就是它比手工截图、临时看示波器更适合系统级调试的地方。六、上电前，两个位置的状态并不一样演示中先观察上电前状态。左边这套 PAM 是连在 Host 侧的。 因为主板虽然还没有真正开机，但电源插着，所以可以看到 3.3V 和 12V 对应位置存在一些很弱的电流。这很正常。很多主板即使没有完全开机，也可能有 standby、auxiliary power、漏电流或某些待机电源存在。右边这套 PAM 是 Switch 下游侧。 此时下游侧完全断电，所以波形更干净。这个细节说明，双点监控并不是简单看两边是否完全一样，而是要理解系统实际供电状态。Host 侧可能有待机电源。 Switch 下游侧可能完全无电。 外接供电可能先于 Host 开机。 不同模块的上电顺序可能不同。如果不把这些前置状态记录下来，后面看到某个信号提前动作，就很容易误判。七、开始上电：重点观察 PERST# 的拉高拉低随后，演示开始给 device 上电，并通过按钮打开开关，让系统开始启动。上电以后，左侧 Host 到 Switch 之间的 PAM 很快捕获到 PERST# 的拉高、拉低行为。 右侧 Switch 到下游设备之间的 PAM 也捕获到类似的 PERST# 行为。这就是这次演示的核心。在 Host 开机过程中，PERST# 不是只动一次。 从波形上看，Host 侧出现了类似“先拉高再拉低”的动作，而且这个行为发生了两轮，最后还有一个小幅拉高动作。下游侧也出现了非常接近的行为：同样是拉高、拉低； 同样是两次主要 reset 行为； 最后也有一次小幅上拉； 整体次数和时间间隔肉眼看起来基本一致。这说明 Switch 并没有在下游侧凭空多生成几次 PERST#，也没有漏掉 Host 侧的主要 PERST# 行为。对于客户来说，这一点非常关键。如果 Host 侧发了两次 reset，下游侧却看到了三次甚至更多，那 DUT 反复重新训练链路的问题就可能和 Switch 转发逻辑有关。 如果 Host 侧发了两次 reset，下游侧只看到一次，说明某些 reset 行为可能被丢掉了。 如果两边时序差异过大，也可能影响 endpoint 的初始化过程。这次演示看到的结果，是上下游行为基本一致。这就能帮助客户排除一个重要变量：至少在这个测试环境下，Switch 对 PERST# 的转发行为是符合预期的。八、为什么前面会有一些额外波形？演示中也提到，前面有一段波形可能会让人疑惑。在 Host 真正开机前，因为 Switch 和下游设备是外接供电，并且它们之间链路是通的，所以两个 Switch 或 Switch 与下游设备之间可能已经尝试进行某些通信，导致前期出现一些 PERST# 相关动作。这不一定是问题。因为这里要区分两类行为：一类是 Host 上电之后正式发出的 PERST# 行为； 另一类是外接供电设备之间在 Host 未开机前产生的本地行为。本次验证的重点，是 Host 开机以后，上游侧和下游侧 PERST# 的行为是否保持一致。只要这个主行为一致，前期由于外接供电和设备间尝试通信带来的波形，就不必过度解读。这也是做系统级测试时非常重要的经验：不要只盯着某一条波形说“这里动了一下，一定有问题”。 要结合上电顺序、供电结构、链路拓扑、设备状态来解释。否则很容易把正常的系统行为误判成故障。九、下电测试：PERST# 同步掉下去上电过程观察完以后，演示继续做下电验证。当主机下电时，可以明显看到 Host 侧 PERST# 迅速下去。 下游侧 PERST# 也同步下去。这说明在下电过程中，Switch 下游侧的边带信号行为也和上游保持一致。上电看 reset 次数和时序。 下电看信号释放和掉落是否同步。这两个方向都要看，才能说明链路中的边带信号传递比较完整。如果只测上电，不测下电，就可能漏掉一些问题。 比如某些设备上电时表现正常，但下电时 sideband 保持过久，或者掉电时序不符合预期，导致下次热重启不稳定。所以这次演示虽然不长，但逻辑是完整的：先看待机状态； 再看上电； 再看 Host 侧和下游侧 PERST# 对应关系； 最后看下电时 PERST# 是否一致掉落。十、这个测试能证明什么？这次演示最后给出的结论很清楚：在当前测试环境下，Switch 对 PERST# 的处理是比较严格遵循预期的。Host 发几次 PERST#，下游侧基本就能看到几次 PERST#。 不会明显多一次，也不会明显少一次。 时序上可能有合理延迟，但整体行为一致。这个结论对客户调试很有价值。因为客户使用 Switch 搭环境时，如果 DUT 链路训练不理想，工程师会怀疑很多因素：是不是 Switch 多发了 reset？ 是不是 PERST# 被漏掉了？ 是不是 Host 侧和下游侧 reset 不一致？ 是不是外接供电导致边带信号混乱？ 是不是 DUT 自己对 reset 太敏感？ 是不是线缆或连接器导致建链不稳定？通过两套 PAM 同步记录后，至少可以把 PERST# 转发这个变量先排除掉。如果波形证明上游和下游 reset 行为一致，那后续就可以把精力集中到 DUT 自身状态机、链路训练、PHY、firmware、LTSSM 或其它电气问题上。这就是测试工具真正的价值：不是替你直接给出答案，而是帮你把变量一个个排掉。十一、这个方法不只适用于 Switch虽然这次演示是围绕 PCIe Switch 做的，但同样的方法也适用于很多放在 RC 和 EP 之间的设备。比如：PCIe Retimer； PCIe Redriver； CXL Switch； PCIe 扩展背板； MCIO 转接板； OCP NIC 转接环境； EDSFF backplane； 自研中继板； FPGA prototype bridge； 高速接口验证平台。只要你的设备放在 Root Complex 和 Endpoint 之间，并且会接收、处理、转发或影响边带信号，就需要关注类似问题：PERST# 是否被正确转发； CLKREQ# 是否符合预期； WAKE# 是否被正确捕获； SMBus / sideband 是否有异常； 12V、3.3V、3.3Vaux 和边带信号之间的关系是否合理； Host 侧与 Device 侧时序是否匹配； 故障发生时哪一侧先异常。很多时候，高速 data lane 抓不到问题，sideband 反而能给出线索。比如设备莫名其妙重训链路，可能不是 data lane 自己坏了，而是某个 reset 或 clock request 行为异常。 比如低功耗状态进不去，可能不是 PCIe 协议命令错了，而是 CLKREQ# 或电源状态时序没有配合好。 比如热插拔不稳定，可能和 PERST#、presence、sideband、电源轨上升下降顺序都有关。所以，PAM 这类工具很适合做系统级定位。十二、顺便验证 0.45 米 Gen5 线跑 Gen6演示最后，还顺便验证了前面提到的线缆问题。这次环境中使用了一根 0.45 米 PCIe Gen5 cable。虽然官方 Gen6 短线更常见，但这根 Gen5 0.45 米线缆质量较好，在当前测试环境下可以跑到 Gen6。如何确认？一方面，可以看 Switch 板上的链路状态灯。 演示中提到，蓝色灯的状态可以反映链路到达 Gen6 后的稳定状态。另一方面，可以通过串口管理软件连接到 Switch MCU，执行 showport 命令查看当前 link 情况。 历史记录中也可以看到 showport 显示链路状态正常。这个补充其实很实用。很多客户在搭 Gen5 / Gen6 环境时，经常会纠结线缆：有没有 0.45 米 Gen6 线？ 0.3 米够不够用？ Gen5 线能不能临时跑 Gen6？ 为什么同样长度的线，有些能跑，有些不能跑？ 跑起来以后怎么确认真的到 Gen6？这次演示给出的工程态度很正确：不要只靠线缆标称，也不要只靠肉眼判断。 要看实际链路状态。 要用 Switch 或 Host 工具查看 speed、width、port status。 要确认长期运行是否稳定，而不是只看瞬间 link up。十三、用两套 PAM 同步测量的价值在哪里？如果只用一套 PAM，只能看到一个位置的状态。比如只测 Host 到 Switch，你知道 Host 发了几次 PERST#，但不知道下游 device 到底收到几次。 只测 Switch 到 device，你知道下游收到几次 PERST#，但不知道这些动作是不是 Host 原始发出来的。两套 PAM 同时测量，就能把上下游关联起来。它可以回答这些问题：上游发生的 reset，下游有没有跟随？ 下游多出来的 reset，是不是 Switch 自己产生的？ 某个故障发生时，是 Host 侧先异常，还是 Device 侧先异常？ 电源轨变化和 sideband 变化之间有没有固定关系？ Switch 转发 sideband 的延迟是否稳定？ 反复上电、下电、重启时，行为是否可重复？这对 Switch、Retimer、Redriver 这类中间设备特别重要。因为这些设备的难点不是自己作为 endpoint 工作，而是它们必须正确地“承上启下”。上游 Host 怎么动，下游要合理响应。 下游 Device 怎么反馈，上游也要能正确感知。 中间设备不能随便改写系统语义。PAM 双点监控，就是把这个“承上启下”的过程变成可观察、可对比、可记录的数据。十四、为什么这比“口头说符合规范”更有说服力？客户最怕听到一句话：“我们这个 Switch 是按规范做的，应该没问题。”“应该没问题”没有工程意义。客户需要的是证据：Host 侧波形是什么； Downstream 侧波形是什么； 两边拉高拉低次数是否一致； 两边时序差多少； 电源轨有没有异常； 故障发生时有没有额外 reset； 长时间运行是否出现偶发毛刺； 数据能不能保存下来给团队复盘。这就是 Quarch PAM 的优势。它把“应该没问题”，变成“这里有一条同步记录的波形”。 把“我感觉转发正常”，变成“Host 发几次，下游看到几次”。 把“可能是 DUT 自己的问题”，变成“PERST# 这个变量我们已经排除了”。工程调试最需要的就是这种证据链。十五、这类测试还能怎么扩展？这次演示只是看了 PERST#，但同样方法可以扩展到更多测试场景。比如：1. 上电时序测试观察 12V、3.3V、3.3Vaux、PERST#、CLKREQ# 的先后关系，判断设备是否满足预期启动顺序。2. 低功耗状态测试结合 CLKREQ#、WAKE#、电流变化，分析设备是否真正进入 L1.2 或其它低功耗状态。3. 热插拔测试观察插拔过程中电源轨和 sideband 是否按预期变化，判断背板、Switch、Device 是否配合正常。4. 故障复现测试让系统长时间运行，一旦某次掉链路、重训、设备消失，可以回看故障前后的所有边带和功耗变化。5. Switch / Retimer 转发验证同时测量上游和下游，确认 PERST#、CLKREQ#、WAKE# 等信号是否被正确传递。6. 自动化回归测试通过 Python 脚本自动采集、分析、对比多轮测试结果，形成可重复的验证流程。Quarch 官方资料也提到，PAM 可与 Quarch Power Studio、QIS、quarchpy 配合使用，适合通过软件和 Python 自动化进行长期记录和分析。对客户来说，这意味着 PAM 不是一次性演示工具，而可以变成实验室长期监控和自动化验证系统的一部分。十六、这次演示按时间线总结把整个演示按时间顺序串起来，大致是这样：一开始，说明为什么要用两套 Quarch PAM：客户在 Switch 测试中遇到 PERST# 次数和转发一致性的问题，需要证明 Host 侧和 Device 侧行为是否一致。随后，解释为什么不用示波器单独完成：示波器当然能测，但不适合长时间、标准化、多信号、自动化记录。PAM 更适合长期捕获电压、电流、功耗和边带信号。接着，介绍 Quarch PAM 的组成：一个 PAM 控制模块加一个可更换接口 fixture。这次使用的是 AIC 形态，类似 M.2、U.2、EDSFF 等其它接口也可以选择对应 fixture。然后，说明当前测试连接：一套 Gen4 PAM 串在 Host 和 Switch 之间，一套 Gen5 PAM 串在 Switch 和下游链路之间。同时使用 0.45 米 Gen5 PCIe cable，在实际环境中跑 Gen6。之后，进入软件界面：选择需要显示的电源轨和 sideband，重点保留 PERST#，通过颜色区分不同信号，用整体波形和局部放大功能查看关键时间段。然后，观察上电前状态：Host 侧因为主板接电，有一些 3.3V / 12V 弱电流；下游侧完全断电，波形更干净。接着，上电并开机：Host 侧出现 PERST# 拉高拉低，下游侧也出现对应行为。两边 reset 次数基本一致，时序也基本对应。随后，解释前期额外波形：由于外接供电和 Switch 之间可能提前尝试通信，Host 未开机前出现的部分信号不影响对正式 Host reset 行为的一致性判断。然后，执行下电：Host 侧 PERST# 下去，下游侧 PERST# 也同步下去，说明下电过程中的边带信号行为也符合预期。最后，查看链路状态：通过板上灯和串口 showport 命令确认当前链路达到 Gen6，也顺便验证了当前 0.45 米 Gen5 cable 在该环境下可以跑 Gen6。这就是一次完整的“边带信号双点监测”演示。十七、最后一句话：PCIe 调试，不要只盯着 data lanePCIe 测试里，大家很容易把注意力全部放在高速 data lane 上：眼图好不好； BER 高不高； Gen6 能不能 link； FLIT 有没有错； 吞吐能不能跑满； LTSSM 卡在哪一步。这些当然重要。但很多真实问题，恰恰发生在边带信号和电源时序里。PERST# 多一次，DUT 可能重新训练。 CLKREQ# 不对，低功耗状态可能进不去。 WAKE# 异常，设备唤醒可能不稳定。 12V、3.3V 时序不对，初始化可能偶发失败。 Switch、Retimer、Redriver 转发边带信号不一致，下游 device 就可能表现得像“自己不稳定”。这次用两套 Quarch PAM 同步测量 PERST# 的演示，最重要的价值不是展示一个软件界面，而是展示了一种调试思路：当问题发生在 RC 和 EP 之间，不要只看一端。 要同时看上游和下游。 要把电源轨和边带信号放在同一条时间轴上。 要用长期记录和可回溯数据，而不是靠一次示波器截图。 要用真实波形把变量一个个排掉。对于做 PCIe Switch、Retimer、Redriver、SSD、GPU、FPGA 原型验证的团队来说，这类测试非常实用。因为高速系统调试最怕的不是问题复杂，而是没有证据。而 PAM 的价值，就是把原本“看不见、记不住、复现不了”的电源和边带信号，变成能长期记录、能放大回看、能脚本分析、能给客户解释的证据。一句话总结：Gen6 链路能不能稳定，有时候不是 data lane 先出问题，而是 PERST# 这种小信号，早就把真相写在波形里了。

最近和 一个客户做了一次 PCIe Gen6 x4 eSSD 的协议分析演示。对于各类PCIe 6.0测试工具以及环境搭建的可以参考我们Saniffer 2025/9初发布的文章：【专题】全球最全面的 PCIe 6.0/CXL 3.0 测试工具方案探讨汇总这次演示的环境并不复杂，但非常有代表性：被测对象是一块 PCIe Gen6 x4 eSSD； 中间使用 SerialTek PCIe Gen6 x4 Analyzer 进行抓包； 主机侧通过 Gen6 host / switch card 和 MCIO 转 EDSFF 连接到 SSD； 软件侧使用 SerialTek 的 Web GUI 查看 trace、链路状态、NVMe transaction 和底层 FLIT / TLP 细节； 最后还结合 FIO workload，演示在真实读写压力下如何捕获和分析 NVMe I/O 流量。如果只是听“Gen6 Analyzer 可以抓包”，这句话很抽象。但这次演示最有价值的地方，是把一个 Gen6 SSD 从上电、链路训练、枚举、NVMe 初始化，到 FIO 读写过程中的底层流量都展示了出来。对于做 SSD Controller、企业级 SSD、PCIe Switch 或 Gen6 平台验证的工程师来说，这类工具不是锦上添花，而是调试高速系统时的“显微镜”。一、演示一开始：所有操作都在 Web GUI 里完成视频一开始，SerialTek FAE 先展示了 SerialTek Gen6 Analyzer 的软件界面。和之前 Gen5 平台类似，整个操作主要通过 Web GUI 完成。也就是说，工程师不一定需要在本地安装一堆复杂软件，而是通过浏览器进入分析仪界面，查看 capture dashboard、port status、trace viewer 和各种解码结果。在 capture dashboard 里，可以看到当前抓包状态。演示里有些参数做了静态设置，但大部分状态会自动跟随链路变化。SerialTek FAE 也提到，这次展示的是基于一次 boot-up 过程抓到的 trace。这点很关键。很多 PCIe 问题并不是系统跑起来以后才出现，而是在上电、reset、link training、speed change、枚举和驱动加载过程中已经埋下了伏笔。比如：链路有没有从 Gen3 一路训练到 Gen6； 训练过程中有没有反复降速； Gen6 FLIT mode 是否正常进入； host 有没有正确读取 device 的 config space； NVMe controller 是否正常创建 admin queue、I/O queue； namespace 是否正确识别； 某些寄存器有没有异常； link 起来以后有没有 correctable / uncorrectable 计数。这些东西，靠系统里一句 “nvme list 能看到盘” 是看不出来的。二、先看链路健康状态：Correctable / Uncorrectable FLIT 很关键接着，SerialTek FAE 展示了一条比较干净的 trace。他提到，这条 trace 里 uncorrectable 很低，correctable FLIT 的计数也和端口状态中看到的情况相匹配。如果从 device 或 host switch 的 config space 读取相关状态，也能看到 correctable 和 uncorrectable 的信息。这对 Gen6 非常重要。到了 PCIe Gen6，链路已经进入 FLIT mode，并且引入了更复杂的错误检测、纠错和重传机制。工程师不再只是看“有没有 link up”，还要看链路是否健康。一个 Gen6 SSD 能 link up，不代表它一定稳定。真正要看的是：有没有大量 correctable error； 有没有 uncorrectable error； 这些错误集中在哪些 lane； 是否和某个训练阶段、某个 workload、某根线缆、某个 adapter 相关； 错误是否随着温度、压力、时间增加； 插入 interposer 以后，错误是增加还是减少。SerialTek FAE 还专门提到，目前他还没有看到 SSD 设备真正更新 FBER 相关寄存器，也就是 FLIT Bit Error Count register。如果后续 SSD 开始更新这些寄存器，Analyzer 就可以把链路上看到的错误和设备 config space 里的计数进一步对应起来。这句话其实很有工程价值。因为很多 Gen6 设备还在早期阶段，不同 SSD、controller、firmware 对新寄存器、新状态位的支持程度不一定完全一致。协议分析仪不仅要能抓包，还要能帮助工程师判断：这个问题到底是链路确实有错误，还是设备侧某些状态寄存器尚未实现或尚未更新。三、Boot-up Trace：从 Gen3 到 Gen6 的速度切换都能看到随后，SerialTek FAE 打开了一条 boot-up trace。这条 trace 展示了系统上电后发生的一系列过程：电源开启； PCIe 链路开始训练； 链路速度逐步变化； 从较低速率进入更高速率； 最终从 Gen3 一路提升到 Gen6； 随后开始出现 TLP access； host 读取和配置 device 的 config space； NVMe controller 开始初始化。这类 boot-up trace 对 SSD 工程师特别有用。因为很多客户经常会遇到类似问题：为什么这块盘有时候只能跑 Gen5，不能跑 Gen6？ 为什么冷启动能起来，热重启起不来？ 为什么换一台 server 就训练失败？ 为什么某个 switch 后面能枚举，但速度不对？ 为什么刚上电时能看到盘，加载驱动以后又掉了？这些问题如果只看操作系统层面的日志，往往只能看到结果，看不到过程。而协议分析仪可以把链路训练和枚举过程摊开给工程师看：速度切换发生在哪个阶段； 是否出现 retrain； host 什么时候开始访问 config space； device 对哪些配置读写有响应； NVMe 初始化是在哪一步开始的； namespace、queue、controller property 是怎么建立起来的。这就是 Gen6 Analyzer 的价值。它不是只告诉你“盘起来了”或者“盘没起来”，而是告诉你“盘是怎么起来的，在哪里卡住的”。四、Payload FLIT：可以看到 Config Space、Namespace、Queue 初始化过程演示里 SerialTek FAE 搜索 payload，展示了 payload FLIT 里的内容。在 Gen6 环境里，很多上层访问最终都会被封装进 FLIT 中传输。通过 Analyzer 解码后，可以看到 host 在启动过程中对 device 做了哪些访问。这里包括：config space 设置； archive / trace 中记录的设备信息； namespace setup； submission queue setup； completion queue setup； NVMe admin command； controller property； identify； set features 等。对初级工程师来说，可以这样理解：主机刚发现一块 NVMe SSD 时，并不是马上开始读写用户数据。 它先要问这块盘：“你是谁？你支持什么？你有几个 namespace？queue 怎么建？controller 状态怎么样？哪些 feature 要打开？” 这些交互过程，就是 NVMe 初始化的重要部分。如果这里某一步出问题，后面的读写根本无从谈起。例如：Identify command 没有正确返回； queue 创建失败； doorbell 配置异常； controller ready 状态不对； namespace 信息异常； config space 中某些 capability 不符合预期。这些问题如果只看最终系统表现，可能只看到“驱动加载失败”或者“nvme list 看不到盘”。但在 Analyzer 里，可以看到 host 和 SSD 到底说了什么、SSD 又回了什么。这就是协议层分析的核心价值。五、FIO Trace：真实随机读写也可以解码到 NVMe Transaction接下来，SerialTek FAE 展示了一条 FIO打压力的trace。这条 trace 来自一次随机读写测试。通过 SerialTek 软件，可以看到随机 read / write 过程中的 I/O traffic，也可以看到 NVMe admin command、submission queue setup、set features、identify 等管理类命令。这部分对客户很重要。因为客户往往不只是关心“能不能启动”，更关心在真实压力下：读写命令有没有正常发出； completion 是否按预期返回； 队列是否正常工作； I/O latency 异常时，底层命令有没有停顿； 是否出现 command timeout； 是否有异常 reset； 是否出现意外的 error completion； 读写过程中是否混入大量 config 或 management traffic； 高压力下 trace 是否还能完整捕获和解码。FIO 是 SSD 验证里很常用的工具。它可以制造不同类型的 workload，例如 4K random read/write、128K sequential read/write、高队列深度、多线程读写等。但 FIO 只能告诉你上层性能结果，例如 IOPS、带宽、延迟。Analyzer 能告诉你底层到底发生了什么。这两个工具结合起来，才是完整的 SSD 调试视角：FIO 告诉你：性能表现如何。 Analyzer 告诉你：协议交互为什么是这样。如果 FIO 跑出来性能异常，Analyzer 可以进一步帮助你判断：是 host 没有持续发命令？ 是 SSD completion 回得慢？ 是某些队列没有充分利用？ 是 NVMe 命令中出现异常状态？ 是链路层发生了错误或重传？ 还是设备初始化配置本身就有问题？六、客户第一个问题：Analyzer 到底怎么接进系统？演示到这里，客户提出了一个很关键的问题：我们现在看到的是 Analyzer 软件界面里的 trace，但实际硬件拓扑到底怎么连接？Analyzer、host、device 之间到底怎么接？这个问题问得非常好。因为协议分析仪不是软件模拟器，它必须物理插入到 host 和 device 的真实链路之间，才能看到真正的 PCIe traffic。现场随后开始解释连接方式。整体拓扑可以理解为：Host Server / Workstation ↓ PCIe Gen6 host card 或 Gen6 switch card ↓ MCIO x8 cable ↓ MCIO 转两个 Gen6 x4 EDSFF female connector ↓ 其中一路接到 Gen6 x4 eSSD ↓ 中间插入 SerialTek OCP interposer ↓ Interposer 再通过 analyzer cable / pod 连接到 Gen6 x4 Analyzer也就是说，客户原本可以把 Gen6 x4 SSD 直接插在 EDSFF female connector 上。但如果要抓包，就要在 host side 和 device side 之间插入 interposer。Interposer 的作用，就像高速公路上的透明观察站。正常情况下，车从 host 开到 SSD。 插入 interposer 后，车还是照常通过，但旁边多了一个观察点，可以把每一辆车的编号、方向、速度、内容都记录下来。这类连接方式特别适合 EDSFF 形态的 Gen6 SSD 测试。因为 EDSFF SSD 很多时候不是直接插在普通 PCIe slot 上，而是通过 MCIO cable、host adapter、device adapter、switch card、backplane 或测试夹具连接。如果没有合适的 interposer，很难在真实链路中间插入分析仪。七、为什么演示里用到 Gen6 Switch Card？现场解释时提到，通常会使用 Gen6 host card 或 Gen6 switch card 来搭测试环境。SerialTek FAE 也说，他主要使用SerialCables公司的PCIe 6.0 80-lane switch card。对于这部分PCIe 6.0 SSD测试环境搭建的看我们Saniffer之前拍摄的高清视频：【高清视频】Gen6 服务器还没到，Gen6 SSD 怎么测？Emily 现场演示三种测试环境这次演示使用的是 Gen6 x4 eSSD，因此可以理解为使用了 Gen6 switch / host card，再通过 MCIO x8 转成两个 x4 EDSFF 接口，其中一路连接到被测 Gen6 x4 eSSD。为什么需要这类 switch / host card？因为目前真正可以直接原生连接 Gen6 EDSFF SSD 的主机平台还不多。很多客户手里可能有 SSD 样品，也有主机或 FPGA 平台，但中间缺少稳定、可验证、可抓包的连接路径。Gen6 switch card 的作用就是把系统里的 PCIe Gen6 lane 以更灵活的方式引出来：可以从 PCIe slot 转到 MCIO； 可以从 MCIO 转到 EDSFF； 可以支持 x4、x8、x16 不同宽度； 可以连接 SSD、AIC、switch、FPGA prototype 等不同设备； 也方便在中间插入 interposer 做协议分析。所以这类 switch card 不是单纯为了“扩展接口”，而是为了搭建真实可调试的 Gen6 测试拓扑。八、插入 Interposer 后，为什么还要做 Calibration？SerialTek FAE 进一步提到，SerialTek 的系统既可以校准 analyzer 自身的 signal path，也可以校准 through-path。这句话非常重要。Interposer 插进链路以后，理论上是透明的，但实际高速信号一定会受到影响。尤其是 PCIe Gen6，64GT/s 的速率对插损、反射、串扰、连接器、线缆、板材和探测结构都非常敏感。所以插入 interposer 后必须确认：它有没有让链路错误变多； 它有没有让 correctable / uncorrectable 增加； 它有没有影响 lane margin； 它有没有导致 link training 失败； 它有没有让原本能跑 Gen6 的链路降速； 它有没有改变 through-path 的信号质量。演示中提到，可以通过 remote host agent 查看 port status。这个功能可以在 interposer 安装前后分别读取链路状态，观察 correctable 和 uncorrectable count 的变化。这就是很实用的校准思路：先不插 interposer，看原始链路状态。 再插 interposer，看链路错误是否变化。 通过 analyzer calibration 调整 through-path。 确认插入分析仪后，测试环境没有明显恶化。这样一来，后面抓到的问题才更可信。否则客户很容易陷入一个尴尬局面：不插 Analyzer，系统好像能跑； 一插 Analyzer，链路变差； 然后不知道到底是 SSD 问题，还是 Analyzer / interposer 影响了信号。所以在 Gen6 测试里，calibration 不是形式主义，而是抓包可信度的前提。九、客户第二个问题：Analyzer 和 Exerciser 到底要买几个？随后现场讨论到了 Exerciser，也就是训练器。上面这台设置为exerciser mode + 左下角的HSF (host smart fixture)用来测试SSD这里其实是很多客户都会纠结的问题：我已经买了 Analyzer，是否还需要买 Exerciser？ Analyzer 和 Exerciser 是不是两个设备？ 有没有必要两个都买？ 如果预算有限，怎么选？现场解释得比较实际。右边的设备为exerciser mode + HSF (host smart fixture)模拟RC端，连接到左边Gen6 x16 card，左边的Gen6 analyzer mode +PodAnalyzer 主要用于被动抓包。 它放在 host 和 device 中间，观察真实系统里的 PCIe / NVMe traffic，帮助工程师 debug。Exerciser 则更主动。 它可以模拟 host 或 endpoint，主动发 TLP、构造测试场景、运行协议测试项，验证被测芯片或设备如何响应。如果客户主要是做 SSD 或 controller 调试，想看真实系统里的问题，那么 Analyzer 非常关键。 如果客户要做协议一致性测试、自己写测试脚本、主动发包验证各种边界条件，那么 Exerciser 更重要。现场也提到，有些客户会买两套设备，并且把 Analyzer 和 Exerciser 功能都激活。这样做的好处是：一个团队用 Exerciser 做协议验证； 另一个团队用 Analyzer 做调试分析； 两套设备可以互相备份； 某一台被占用时，不影响另一边抓包； 设备角色可以灵活切换。如果预算有限，也可以只买一台并激活所需功能。但如果公司里有多个团队同时做验证、debug、CTS、客户问题复现，两台设备的效率会明显更高。这段讨论很接地气。因为很多测试设备采购不是简单看 datasheet，而是要看公司内部怎么用：是验证部门用？ 是调试部门用？ 是协议一致性团队用？ 是多个项目共用？ 有没有长期客户 issue 需要快速复现？ 设备一旦被占用，是否影响其它团队进度？这些都是采购前应该讲清楚的。十、关于 PCIe Gen6 CTS：不是只跑一下脚本，而是完整测试闭环在 Exerciser 讨论中，现场还提到了 PCIe Gen6 compatibility / compliance test package - SerialTek 是PCI SIG官方指定的PCIe 6.0和之前5.0的协议层CTS供应商。根据现场说明，协议一致性测试可能包含大量测试项，数量可达到上千个。一次完整运行可能需要几十分钟，结束后会生成详细报告。报告里不仅有通过、失败、warning、skip 等结果，还会包含失败测试项对应的 trace 和日志。这对客户很有帮助。因为协议测试最麻烦的不是看到 fail，而是要知道为什么 fail。一个完整的测试报告应该告诉工程师：哪个 test case 失败； 测试执行到第几秒失败； Exerciser 当时发了什么； DUT 当时怎么回应； trace 里对应的 TLP / DLLP / ordered set / FLIT 是什么； 失败是否可重复； 是 DUT 没响应、响应错误，还是状态机进入了异常路径。现场提到，压缩后的报告可能有几百 MB，这说明里面包含了大量 trace 和日志信息。这类报告对芯片公司、SSD controller 团队、endpoint 设备研发团队很关键。 因为工程师不仅要知道“没过”，还要拿着 trace 去改 RTL、firmware、PHY、LTSSM、credit、error handling 或 power management 逻辑。这也是 Analyzer + Exerciser 组合的价值：Exerciser 负责制造标准化测试刺激。 Analyzer 负责把真实交互抓下来。 报告负责把失败点和 trace 关联起来。 工程师负责根据 trace 定位和修复问题。十一、高压力 FIO 下 Analyzer 能不能抓住？最后，客户又问了一个非常实际的问题：如果跑 FIO，高带宽、高吞吐压力下，Analyzer 能不能正常 capture 和 decode？有没有问题？这个问题很合理。因为很多协议分析仪在低速、低流量下看起来都不错，真正到了高吞吐、高队列深度、长时间 workload 时，才会暴露瓶颈。现场讨论了 FIO block size 的选择。如果想看高 IOPS，通常会用 4K block size。 如果想看极限吞吐，更适合用 128K 或更大的 block size。 如果只是随便跑一个很小的数据量，比如几 GB，可能几秒钟就跑完了，不一定能形成足够长、足够稳定的压力。这个解释很实用。很多客户说“我要跑满带宽”，但实际 FIO 参数设得不对。 4K random 更适合打 IOPS。 128K sequential 更适合打吞吐。 队列深度、job 数、runtime、iodepth、direct、numjobs、rw 模式都会影响结果。对于协议分析仪来说，测试高吞吐时要关注：抓包 buffer 是否够； 是否能持续 capture； post-processing 时间是否可接受； NVMe transaction decode 是否完整； 高流量下是否丢事件； 是否能在大量 I/O 中快速定位异常 command； 是否能按时间、BDF、command type、queue 等维度过滤。随后，SerialTek FAE现场调整了FIO参数，并讨论 4K、block size、throughput、IO depth 等设置，然后重新抓取FIO压力状态下面的数据，并且非常块地解码出TLP, NVMe transaction。十二、把这次演示按时间线串起来如果把整场演示压缩成一条时间线，大概是这样：一开始，SerialTek FAE 打开 Web GUI，展示 SerialTek Gen6 Analyzer 的 capture dashboard 和 trace viewer。随后，他展示一条 boot-up trace，说明可以看到链路从低速逐步训练到 Gen6，也可以看到 config space、payload FLIT、namespace、submission queue、completion queue 等初始化过程。接着，他打开 FIO trace，展示随机读写 workload 下的 NVMe I/O traffic、admin command、set features、identify 等解码内容。然后，客户追问硬件拓扑：Analyzer、host、SSD 到底怎么连接。现场解释了 host / Gen6 switch card / MCIO x8 / EDSFF x4 / OCP interposer / analyzer pod / Gen6 x4 eSSD 的连接方式。之后，讨论 interposer 插入后如何通过 calibration 和 port status 观察 through-path 对信号质量的影响，重点关注 correctable 和 uncorrectable count。接着，话题转到 Exerciser：Analyzer 用于被动抓包，Exerciser 用于主动发包和协议测试。如果客户要做 CTS 或自定义测试脚本，Exerciser 很重要；如果主要做 debug，Analyzer 更关键。多个团队并行时，两套设备效率更高。最后，客户关心高压力 FIO 下 Analyzer 是否能稳定抓取和解码。现场围绕 block size、4K IOPS、128K throughput、IO depth 等参数做了说明。这就是整场演示的主线。十三、这次演示真正传递了什么价值？表面上看，这只是一次 Gen6 x4 eSSD 抓包演示。但对客户来说，它至少说明了五件事。第一，Gen6 SSD 调试必须看到 boot-up 过程。很多问题发生在链路训练和枚举阶段，不是系统起来后才出现。Analyzer 能把 Gen3 到 Gen6 的速度变化、config access、NVMe 初始化过程记录下来。第二，Gen6 不能只看 link up。Correctable / uncorrectable FLIT、FBER、port status、through-path calibration，都是判断链路健康的重要指标。第三，EDSFF SSD 抓包需要完整拓扑。MCIO、EDSFF adapter、OCP interposer、analyzer pod、host card / switch card，缺一环都很难在真实链路中间观察 traffic。第四，Analyzer 和 Exerciser 是两个互补角色。Analyzer 看真实系统怎么通信；Exerciser 主动制造测试场景。对于 Gen6 controller、SSD、switch、endpoint 开发团队来说，两者结合才能覆盖 debug、验证和一致性测试。十四、为什么这类工具会越来越重要？PCIe Gen6 的时代，SSD 调试已经不是“插上能识别”这么简单。Gen6 eSSD 面临的是一整套复杂系统：PAM4 信号； FLIT mode； FEC / CRC / replay； 复杂链路训练； EDSFF 新形态； MCIO 高速线缆； PCIe switch 拓扑； NVMe 多队列； 高并发 FIO workload； firmware 和 controller 共同作用； host、switch、SSD 三方互相影响。任何一个环节出问题，表现出来可能都是同一句话：盘不稳定。但“盘不稳定”背后可能有很多原因：link training 失败； Gen6 降速； 某个 lane 错误太多； interposer 或线缆影响信号； config space 设置异常； NVMe queue 初始化失败； 某个 admin command 响应异常； FIO 压力下 completion 延迟； switch 拓扑里的 BDF 过滤和定位困难； host 平台本身有兼容性问题。没有协议分析仪，工程师只能猜。 有了协议分析仪，工程师可以把问题拆开看。链路层发生什么？ 事务层发生什么？ NVMe 层发生什么？ 配置空间发生什么？ 哪一个时间点开始异常？ 异常前最后一个正常包是什么？ DUT 收到了什么？ DUT 回了什么？这就是 SerialTek Gen6 Analyzer 的核心价值。它不是替工程师自动解决问题，而是把原本看不见的底层通信过程完整摊开，让工程师有证据、有时间线、有 trace、有解码、有定位路径。十五、最后一句话：Gen6 SSD 测试，别只看跑分很多 SSD 项目早期，大家容易把注意力放在跑分上：顺序读多少 GB/s？ 顺序写多少 GB/s？ 4K random IOPS 多少？ 延迟多少？这些指标当然重要。但在 Gen6 eSSD 研发阶段，更重要的问题往往是：链路是怎么训练起来的？ 从 Gen3 到 Gen6 的过程是否稳定？ NVMe queue 是怎么建立的？ config space 有没有异常？ FIO 压力下底层 command 有没有停顿？ switch 后面的 BDF traffic 能不能分清？ interposer 插入后是否影响 through-path？ 遇到 fail 时有没有 trace 可以复盘？通过这次Gen6 x4 eSSD demo 最有价值的地方，就是把这些问题放到了一个真实场景里：不是只讲产品规格； 不是只展示软件界面； 不是只说能抓 Gen6； 而是从真实 boot-up trace、FIO trace、硬件连接、interposer 校准、各种过滤需求讨论，到高压力 workload 抓包，把 Gen6 SSD 调试会遇到的问题串了一遍。对于正在做 PCIe Gen6 SSD、SSD Controller、Switch、EDSFF 平台或企业级存储系统的团队来说，这类工具的意义非常直接：它让问题从“感觉不稳定”，变成“哪一秒、哪一层、哪一个包出了问题”。这，才是 Gen6 协议分析仪真正值钱的地方。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

2026年7月23日下午，我们来到给SpaceX提供企业级SSD制造园区，在这里我们花费了两个多小时的事件进行SSD生产交流和产线参观。这次交流最初也是带着一件看似很具体的事情：一款正在开发中的PCIe 5.0企业级SSD，能否从现有的小批量打样工厂，逐步导入这样的规模化制造体系。但随着讨论深入，话题很快超出了“贴一批PCBA需要多少钱”“工厂什么时候可以排线”这些表面问题。一块企业级SSD真正进入量产，面对的并不只是SMT贴片，而是一整套相互咬合的系统：产品设计是否成熟，物料能否稳定供应，生产设备是否匹配，测试覆盖是否充分，异常能否追溯，外壳和散热是否完成，仓储和物流如何衔接，质量责任怎样划分，量产数据又如何回到研发端。换句话说，SSD从实验室样品变成可以持续交付的商品，中间隔着的不是一条贴片线，而是一套完整的制造体系。这也是本次交流最值得记录的地方。一、交流开场：这家工厂的SSD制造能力如何？会议开始后，该SSD制造工厂团队首先介绍了其SSD制造的业务背景。母公司成立于1988年，长期深耕笔记本电脑、服务器、云计算及相关电子产品的设计制造。存储制造业务成立于1999年，最早从光存储产品起步，后来逐渐扩展到SSD、外置存储、NAS、Docking Station、智能自动化及其他电子产品。公司产线使用的机器人早期也是由内部机器人研发团队孵化，今天已经形成独立的协作机器人业务。这解释了为什么在该SSD制造工厂的产线上，可以大量看到协作机器人参与上下料、搬运和自动化作业。公司从2009年前后开始导入SSD量产，2011年后进一步把SSD作为重点业务发展；目前在上海、泰国、马来西亚等地均设有研发和生产布局。月出货量超过250万颗，月度制造能力约300万颗。前者更接近实际出货口径，后者则是产能口径，两者不能简单画等号。从2011年至今，累计生产的SSD已经超过2.5亿颗。公司近期公开资料给出的口径则已超过3亿颗，说明相关数据会随着出货持续增加而变化。这些数字并不是为了单纯强调规模，而是为了说明一件更重要的事情：这家工厂面对的不是偶尔几十片、几百片的工程样品，而是长期、大批量、多客户、多产品并行的制造环境。在这样的环境中，制造经验最终会沉淀成设备、流程、软件系统、测试策略以及异常数据库。二、从消费级SSD到企业级eSSD：产线真正需要积累什么交流中，该SSD制造工厂团队将其SSD业务大致分为消费级SSD和企业级SSD，也就是常说的cSSD与eSSD。消费级SSD与企业级SSD的PCBA，看起来可能都由主控、NAND、DRAM、电源器件和少量外围器件组成，但两者对制造体系的要求并不完全相同。消费级产品通常更看重成本、节拍和规模；企业级产品除了性能和成本，还会特别关注：长时间持续运行的稳定性；功耗和温升的一致性；掉电保护及异常恢复；固件版本和物料版本的对应关系；每一块盘的生产与测试记录；故障发生后的追溯和失效分析能力；批次差异是否会影响系统兼容性。因此，企业级SSD生产不能只回答“这块板有没有贴成功”，还要回答“这块盘经历过什么测试”“用了哪一个批次的NAND”“烧录了哪个版本的固件”“在哪台设备、哪个工位、什么温度下测试”“出现问题后能否还原整个生产过程”。这也是后面反复提到MES和产品追溯的原因。三、测试能力介绍：从SATA一路走到PCIe 5.0随后，交流进入双方都非常关注的测试环节。该SSD制造工厂介绍，其SSD测试能力经历了从SATA、PCIe Gen3、PCIe Gen4到PCIe Gen5的逐步演进，也覆盖USB 3.2等PSSD产品。现场展示了多端口测试和高温测试方案，并提到目前已有自研的PCIe 5.0 SSD测试系统，同时也在规划PCIe 6.0乃至后续代际的测试能力。针对PCIe 6.0的全线、各类测试工具，可以参考Saniffer之前的文章：【专题】全球最全面的 PCIe 6.0/CXL 3.0 测试工具方案探讨汇总对于一家制造工厂来说，自研测试设备的意义并不仅仅是节省采购成本。更重要的是，工厂可以根据产品形态、测试节拍、自动化接口和生产追溯要求，对测试设备进行深度定制。例如：测试端口数量怎样配置，设备是否支持自动上下料，测试结果如何写入MES，固件烧录和功能测试能否合并，出现失败后怎样自动分类，是否支持高温环境，以及测试时间如何在覆盖率和产能之间取得平衡。交流中还讨论了不同SSD形态。当前国内企业级SSD项目仍以U.2为主，但随着新一代服务器平台逐步导入，E1.S、E3.S等EDSFF形态也会越来越常见。对这部分感兴趣的，可以参考Saniffer公司之前拍摄的高清录像介绍这些SSD接口：高清视频：SSD各种接口一次讲清 - SAS,SATA,M.2,U.2,U.3,E1.S, E1.L, E3.S,E3.L等E1.S和E3.S都属于EDSFF家族。相较传统U.2，EDSFF在散热、维护、容量密度和未来PCIe代际扩展方面更适合新一代服务器。其中E3系列也被设计为传统2.5英寸U.2形态的重要演进方向。工厂表示，目前的测试设备可以覆盖U.2以及部分EDSFF产品；M.2则可以通过相应转接治具接入测试系统。不过，设备“能够插上”只是第一步。真正导入某款产品时，仍然需要重新定义测试项目、判定门限、测试时间、数据格式和异常处理流程。四、第一个关键问题：量产测试究竟由谁来定义介绍到测试能力时，我们作为来访团队提出了一个很实际的问题：作为第一次把产品导入规模化工厂的团队，应该由产品公司自己给出完整测试规范，还是由拥有量产经验的工厂先给出建议？该SSD制造工厂给出的思路不是简单地把责任推给某一方，而是采用共同定义的方式。工厂可以根据既有项目经验，先提出一套基础测试建议，包括哪些功能必须覆盖、哪些环节历史上容易出问题、哪些测试适合在线完成、哪些测试需要进入高温老化或可靠性实验。产品公司再根据自己的主控、固件、NAND配置和客户要求，对这套方案进行审核和补充，双方最终形成经过确认的测试规范。这实际上是一种JDM式的合作思路。它既不是产品公司把BOM和Gerber文件交给工厂，工厂只负责按图贴片；也不是工厂完全替产品公司决定产品应该怎样测试。双方需要共同回答三个问题：第一，哪些测试必须百分之百执行；第二，哪些测试只需要抽检；第三，哪些验证属于研发阶段或认证阶段，不适合占用量产线节拍。企业级SSD的测试项目当然可以做得非常多，但测试越多，时间和设备成本越高，产能越低。真正成熟的量产测试，不是把实验室里的所有项目全部搬到工厂，而是从大量验证项目中，筛选出最能够暴露制造缺陷、物料异常和装配问题的部分。这需要产品经验，也需要工厂长期积累的数据。五、自动化SMT产线：机器人只是表面，系统协同才是核心公司介绍结束后，双方开始参观实际生产区域。进入产线前，需要更换鞋子、穿戴相应的防护用品，并按照工厂要求进入指定区域。由于现场环境噪声和参观纪律限制，我们这里不得不跳过很多内容。不过，从会议前后的介绍可以知道，这条制造体系从PCB上线、贴装、检测、后端处理到成品流转，已经实现了较高程度的自动化。协作机器人会参与上下料和部分搬运动作，正常情况下只在补料、异常处理或特殊订单时需要人工干预。很多人参观自动化工厂，第一眼往往会被机械臂吸引。但真正决定产线能力的，通常不是机械臂能不能抓起一块板，而是前后工序能否连起来。一块SSD的PCBA从进入产线开始，要经历锡膏印刷、贴片、回流焊、AOI或其他检测、清洗或后处理、固件烧录、功能测试、老化测试、外观检查、标签绑定、包装和入库。其中任何一个环节与系统脱节，自动化都会停在“局部自动化”。例如，设备能够自动测试，但测试结果不能回写MES；机器人能够上下料，但无法读取产品序列号；AOI发现异常，却不能自动把对应PCBA转移到返修流程；这些都会让看起来很先进的设备重新依赖人工记录。现场介绍称，在极端紧急订单下，工厂曾经做到约28小时完成交付。这个数字显然不能理解为所有产品都能在28小时内生产完成，更不能当成常规交期承诺。它更像是一个极限案例，用来说明当物料、设备、程序和审批流程都准备完毕后，自动化产线具备快速插单和响应的能力。六、比贴片更重要的，是ERP、WMS与MES形成闭环产线介绍之后，双方把重点转向了制造系统。该SSD制造工厂介绍，其生产管理并不是依赖一套孤立的软件，而是由ERP、WMS、MES、IQC及包装和物流系统共同组成。ERP负责企业层面的订单、采购和物料计划；WMS负责仓库和库位管理；MES负责生产过程、工位、设备、人员、程序和产品履历；IQC则负责来料检验。这些系统打通以后，一块SSD从物料进入工厂到最终出货，才能形成完整记录。例如，当某个客户现场出现一块SSD异常时，工厂不仅要查到产品序列号，还应能够继续向前追溯：这块盘使用了哪个批次的PCB、主控、NAND和DRAM；在哪一天上线；经过哪台贴片机和回流焊炉；使用了哪个版本的生产程序；测试时的温度和结果是什么；是否经历过返修；最终又被装入哪个包装箱、发往哪一个批次。对于消费电子产品，追溯系统可以帮助提高效率。对于企业级SSD，它更接近产品可信度的一部分。因为企业级客户最担心的并不是单块盘出现故障，而是无法判断故障究竟是孤立事件，还是可能影响整个批次。只有生产数据足够完整，才能迅速划定风险边界。七、质量控制不是保证“永远不出问题”，而是问题出现后能够闭环在可靠性和质量部分，现场有一个观点非常值得保留：工业产品不可能承诺永远不出问题，真正重要的是尽量预防问题，并在问题发生后迅速定位、解决和防止复发。该SSD制造工厂介绍，其质量体系以ISO 9001和ISO 14001等管理框架为基础，从供应商来料、生产制造、测试、包装到客户反馈，都建立了相应的管控和追溯机制。实验室能力覆盖温湿度、冷热冲击、高低温、振动、跌落、盐雾、粉尘、老化、耐磨、扭力、结构仿真和热流分析等项目。当然，并不是每一款SSD都会执行上述全部实验。具体项目要根据产品的使用环境、客户要求和设计阶段决定。例如，一块安装在数据中心服务器内的U.2 SSD，与一块暴露在工业现场的存储设备，面对的温度、振动、粉尘和腐蚀环境完全不同。更值得关注的是失效分析，也就是FA能力。一旦产品在生产、测试或者客户现场出现异常，工厂需要判断问题来自焊接、器件、PCB、固件、散热设计、测试误判，还是使用环境。找出问题只是第一步。下一步还要形成纠正和预防措施，把结果反馈到设计、物料、设备参数或者测试程序中，防止同类问题再次出现。这才是真正的质量闭环。八、CM、ODM与JDM：这次合作显然不只是普通代工公司介绍的最后，双方讨论了不同的合作模式。最简单的是CM，即Contract Manufacturing。产品公司完成全部设计，提供BOM、Gerber、生产资料和测试规范，工厂按照要求进行制造并收取加工费用。更进一步是ODM。工厂不只是生产，还会参与产品设计和方案开发。而本次讨论更接近JDM，也就是双方共同开发。来访团队掌握主控、固件、硬件架构和核心供应链；该SSD制造工厂则提供制造、测试、质量、系统、仓储和量产经验。双方要共同决定测试方案、物料责任、设备投入、系统接口、质量边界和量产节奏。因此，这个项目无法简单地按“每片PCBA贴装多少钱”来衡量。只要工厂开始参与测试流程、外壳规划、散热、包装、物料管理、系统追溯和量产导入，它提供的就已经不再是单纯的贴片服务。九、这次交流给企业级SSD团队留下的八点启示回顾整场交流，最值得总结的并不是某台设备有多少个端口，也不是某条产线一天能贴多少块板，而是企业级SSD从开发走向量产时必须补上的八项能力。1. EVT完成，不等于已经具备量产条件EVT解决的是产品能不能工作，DVT验证的是设计能否稳定复制，而真正量产还要解决设备、测试、系统、物料和质量一致性。2. 代工厂的价值不只是提供贴片机成熟EMS工厂真正有价值的部分，是制造经验、追溯体系、测试平台、供应链管理和异常闭环能力。3. 测试方案必须由产品公司和工厂共同定义产品公司懂主控、固件和客户需求，工厂懂节拍、设备和历史缺陷。任何一方单独决定，都容易留下盲区。4. 小批量DVT是验证制造伙伴的最好窗口几百片样品既足以暴露流程问题，又不会像几万片量产那样承担过高风险。5. 测试设备投资必须尽早谈设备、治具、端口、温度和自动化都会影响报价与交期。等产品已经准备量产再讨论，通常来不及。6. 功耗目标必须与散热结构一起验证企业级SSD较低的功耗不仅仅是电源测试仪上的一个数字，还关系到外壳、导热垫、服务器风道和器件结温。7. 企业级SSD必须做到按序列号追溯只有把物料、固件、设备、测试、返修和出货信息绑定起来，现场故障才有可能快速划定影响范围。8. 第一次量产最重要的文件，可能不是报价单，而是ChecklistChecklist可以提前暴露那些“所有人都以为别人会负责”的灰色地带。结语：一块SSD从样品走向商品，靠的是一整套组织能力这次走进该SSD制造工厂产线之前，大家讨论的是“能不能帮我们贴300块U.2 SSD”。两个小时以后，问题已经变成：谁负责物料，谁定义测试，设备由谁投资，外壳在哪里设计，散热怎样验证，数据如何追溯，异常怎样闭环，系统如何连接，下一批2000块以及2027年50万片又怎样平稳放大。这才是量产的真实面貌。SMT贴片只是最容易看见的一环。真正决定一款企业级SSD能否按时、稳定、持续交付的，是研发、供应链、制造、测试、质量、系统和运营能不能在同一条链上协同。对正在开发自研主控、固件或企业级SSD的团队来说，寻找量产伙伴也不能只比较加工单价。更应该问的是：这家工厂能不能理解我的产品？能不能帮助我建立测试和质量边界？能不能留下完整、可追溯的数据？产品出问题时，是只告诉我“测试失败”，还是能够和我一起把问题查清楚？一条成熟的SSD产线真正交付的，从来不只是焊接完成的PCBA。它交付的是一种把工程样品稳定复制成商品的能力。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

我们今天的高清视频告诉你，如何使用一张PCIe 6.0 switch卡如何可以同时连接、测试3张PCIe 6.0 x16插卡。在 PCIe Gen6 测试环境里，很多客户一开始最关心的是一件事：我有一张 Gen6 Switch 卡，如果只是测一张 PCIe 6.0 板卡，直接插到Switch卡顶部的 PCIe 插槽里，好像就可以了。那如果我要测多张 AIC (add-in card) 板卡，比如 PCIe x16、PCIe x8 的工程卡、GPU 卡、加速卡、网卡、SSD 转接卡，又该怎么接？这个问题看起来只是“多接几张卡”，但真正到了实验室台面上，会发现它不是一根线、一个转接头就能解决的。因为 PCIe Gen6 环境里至少有三件事必须同时考虑：第一，拓扑上能不能把两个 MCIO x8 合成一个 PCIe x16； 第二，物理上有没有合适的 MCIO 到 PCIe 插槽转接方案； 第三，高速测试时，供电、散热、lane 顺序和信号质量能不能撑得住。这次视频演示的重点，就是通过一张 Gen6 Switch 卡，配合 MCIO to AIC Adapter，把 MCIO x8 接口转换成可以插 AIC 板卡的 PCIe x16 插槽，并且把散热、供电和连接顺序一起讲清楚。为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。一、如果只测一张 AIC，最直接的办法就是插到板上插槽视频一开始先讲了一个最简单的场景。如果客户只是想用这张 Gen6 Switch 卡连接一张 AIC 板卡，那最直接的方式，就是把 AIC 板卡插到 Switch 卡上提供的 PCIe 插槽位置。这个方式很直观，也很适合做单卡验证。比如客户手里有一张 PCIe Gen5 或 Gen6 的 endpoint 工程卡，只想确认能不能枚举、能不能 link up、能不能跑基本功能，直接插槽连接是最容易理解的方式。但现实测试里，客户往往不会只测一张卡。很多时候，他们会有这样的需求：同时测多张 AIC 板卡； 同时测 PCIe x16 和 x8 endpoint； 验证 switch 下挂多个设备时的枚举和链路训练； 模拟服务器里多设备、多槽位、多下行端口的复杂拓扑； 把 GPU、SSD、NIC、DPU、FPGA 加速卡混在一起做测试。这时候，单个插槽就不够用了。二、要测多张 AIC，就要用到左右两侧的 MCIO 口这张 Gen6 Switch 卡的一个重要设计，就是板上提供了多个 MCIO 接口。MCIO 是现在服务器、加速卡、存储扩展环境里非常常见的高速线缆连接方式。它的好处是体积小、密度高，适合把 PCIe lane 从一块板引到另一块板。在这次演示里，MCIO 口是 x8 形态。也就是说，一个 MCIO x8 接口可以承载 8 条 PCIe lane。但很多 AIC 板卡，尤其是 GPU、加速卡、一些高性能 endpoint 工程卡，通常希望使用 PCIe x16 插槽。这个时候就会遇到一个问题：一个 MCIO x8 只有 8 条 lane，怎么变成 PCIe x16？答案就是：两个 MCIO x8 合成一个 PCIe x16。这不是简单把两根线随便插在一起，而是需要 Switch 卡逻辑上支持这种组合。视频里也特别提到，这些 MCIO 口内部已经有相应控制逻辑，可以支持把两个 MCIO x8 合并成一个 x16 来使用。所以这里要区分两个层面：逻辑层面：Switch 卡要支持两个 x8 组合成一个 x16。 物理层面：需要一块转接板，把两个 MCIO x8 接口真正转成一个 PCIe x16 插槽。这就是 MCIO to AIC Adapter 出场的原因。三、MCIO to AIC Adapter：不是普通“小转板”，而是一套完整测试夹具视频里展示的转接方案，核心功能是：把两个 MCIO x8 接口，转换成一个可以插 AIC 板卡的 PCIe x16 插槽。（下图为gen6 x16插槽中插入了一张Nvidia CX8 800GE网卡）从连接关系上看，可以理解成：Gen6 Switch Card ↓两个 MCIO x8 cable↓ MCIO to AIC Adapter ↓ PCIe x16 slot ↓ AIC 板卡 / GPU / 工程卡这个转接板上有两个 MCIO x8 接口，另一侧提供 PCIe x16 插槽。这样，客户就可以把原本从 Switch 卡 MCIO 口引出来的 lane，转换成传统 AIC 板卡能直接插入的形态。这看起来好像只是“MCIO 转 PCIe 插槽”。但视频里专门解释了一个细节：为什么这个转接方案看起来不像平常那种很小、很简单的转板？原因很简单：这是给 Gen6 / Gen5 高速测试用的，不是低速转接小板。如果只是一个裸露的小转板，客户在桌面上测试时，还要自己想办法解决很多问题：工程卡怎么固定？ 散热怎么做？ 风扇放哪里？ 显卡或者高功耗 AIC 怎么供电？ 线缆怎么走？ Gen6 信号质量能不能保证？ 高8Lane、低8Lane会不会接反？所以，这次演示的 MCIO to AIC Adapter 实际上不是一个孤立小板，而是一个集成化测试工具。它把三件事放到了一起：转接； 散热； 供电。这也是它最有价值的地方。四、为什么 Gen6 测试特别需要关注散热？在视频里，讲解者特别提到，这套转接方案上设计了两个系统风扇。平时正式使用时，转接板不是完全裸露状态，而是会有外壳或者盖板。视频为了方便展示，所以把结构打开让大家看内部。当系统开机以后，散热风扇会自动启动。由于整体结构相对封闭，风扇会把内部热空气抽出去，形成类似电脑机箱里的风道。这个设计看起来不起眼，但对 PCIe Gen5 / Gen6 工程测试非常重要。因为客户拿来测试的 AIC 板卡，很可能不是成熟量产卡，而是工程样卡、EVB、验证板、GPU 卡或者其它高性能 endpoint。这些板卡在实验室环境里测试时，往往不像服务器机箱里那样有完整风道。如果只是把一张高功耗卡随手插在裸板上，旁边放一个小风扇吹，短时间能跑，不代表长时间稳定。尤其到了 PCIe Gen6，测试过程中可能要做：长时间 link training； 高速数据压力； 多次 reset； 多轮枚举； 高温环境验证； 不同 endpoint 的兼容性测试； 链路边界条件测试。这时候温度一旦失控，很容易把问题搞混。你以为是 Switch 逻辑问题，实际可能是 AIC 太热。 你以为是线缆问题，实际可能是芯片温度上来以后信号 margin 变差。 你以为是 endpoint firmware 不稳定，实际可能只是散热不够。所以，Gen6 测试里，散热不是“锦上添花”，而是基础条件。五、供电为什么也要集成进去？视频中第二个重点是供电。这套 MCIO to AIC Adapter 后面提供了多种供电接口。其中包括：给风扇使用的电源线； 两个白色的 4+4 形式 8-pin 供电口； 一个面向新一代显卡/高功耗设备的 PCIe 5.1 供电口； 底部还集成了类似服务器 CRPS 电源的供电方案。为什么要做得这么复杂？因为客户测试的 AIC 板卡不一定都是低功耗设备。如果是一张普通 endpoint 小卡，可能 PCIe slot 供电已经够用。 但如果是 GPU、AI 加速卡、高性能 FPGA 卡，或者某些自研工程卡，单靠插槽供电可能根本不够。这时候客户通常会遇到很多麻烦：外部电源怎么接？ 显卡辅助供电用哪个接口？ 老显卡和新显卡接口不一样怎么办？ 工程卡需要额外 8-pin 供电怎么办？ 风扇和板卡供电是否共地？ 供电线悬在桌面上安全吗？ 频繁测试时会不会接错？这套转接方案把供电接口集成进去，就是为了降低客户搭环境的门槛。如果客户测试的是这两年的新显卡，可能会用到 PCIe 5.1 供电接口，就可以从这个接口引电。 如果客户测试的是前几年的显卡或者工程卡，需要传统 4+4 8-pin 供电，就可以使用后面两个白色供电口。 如果整个系统需要稳定供电，则底部 CRPS 服务器电源可以提供更标准化的供电来源。这样，客户不用再临时找电源、剪线、焊线、外接一堆不稳定的供电模块。对于实验室测试来说，这一点非常重要。高速链路问题已经够复杂了，不应该再让供电方案变成新的变量。六、这套方案适合测什么？这套 Gen6 Switch + MCIO to AIC Adapter 的组合，最适合的不是普通办公室场景，而是研发验证和实验室测试场景。典型用途包括：测试 PCIe Gen5 / Gen6 AIC endpoint； 测试 GPU、FPGA、DPU、NIC、SSD adapter 等板卡； 验证两个 MCIO x8 合成 PCIe x16 的链路训练； 验证 Switch 下挂多个 endpoint 时的拓扑和枚举； 测试不同 AIC 板卡在 Gen6 Switch 后面的兼容性； 做多卡测试平台搭建； 把 MCIO 线缆形态转换成传统 PCIe 插槽形态； 在开放式测试环境里提供更可靠的供电和散热。它解决的是一个很实际的问题：Switch 卡本身有很多 MCIO 口，但客户手里的设备经常是 PCIe AIC 板卡。 两者之间如果没有合适的转接方案，就很难把测试环境快速搭起来。普通小转板可以解决“能不能插上”的问题。 但这套集成化转接工具解决的是“能不能稳定、长时间、可重复地测试”的问题。这才是它和普通转接板的区别。七、Gen6 信号质量不能随便凑视频里还有一句很关键的话：这个转板本身是 Gen6 信号质量的。这句话很重要。PCIe Gen6 是 64GT/s 的高速接口，链路对损耗、反射、串扰、阻抗连续性、连接器、线缆、板材、走线、过孔、retimer 或 redriver 配置都非常敏感。在这种速度下，转接板不是“铜皮连一下就行”。一个不合格的转接板，可能在 Gen3/Gen4 下看不出问题，到了 Gen5/Gen6 就开始暴露：link 不起来； 只能降速； 只能降宽； 偶发 retrain； 压力测试掉链路； 插不同卡表现不一致； 换一根 cable 情况又变化。所以，做 Gen6 测试时，转接板本身必须作为高速链路的一部分来设计，而不是把它看成无关紧要的机械转接件。这次演示里的 MCIO to AIC Adapter，就是作为 Gen6 Switch 卡的配套工具来使用。它的价值不只是“形态转换”，而是让整个链路从 Switch MCIO 到 AIC 插槽之间，仍然尽量保持 Gen6 级别的信号质量。对于客户来说，这一点很关键。因为如果测试环境本身不稳定，客户就无法判断问题到底来自哪里：是被测 AIC 卡的问题？ 是 Switch 卡的问题？ 是 MCIO 线缆的问题？ 是转接板的问题？ 是供电问题？ 还是散热问题？一个好的测试夹具，首先要把自己变成“尽量不是问题来源”的那一环。八、最容易出错的地方：高 8 Lane 和低 8 Lane 不能接反视频最后重点提醒了一个非常具体、但非常容易犯错的问题：两个 MCIO x8 合成一个 x16 时，必须注意高 8 Lane 和低 8 Lane 的顺序。PCIe x16 可以理解成 16 条 lane。 当它通过两个 MCIO x8 来实现时，其中一组对应低 8 lane，另一组对应高 8 lane。如果把低 8 lane 接到了高 8 lane 的位置，或者把高 8 lane 接到了低 8 lane 的位置，链路就可能 link 不起来。这不是软件配置能随便修好的问题。它就像把一条 16 车道高速公路拆成左右两段运输，到目的地时必须按原来的顺序拼回去。 如果左半边和右半边接反，车道编号乱了，系统自然无法正常通车。视频里演示者还顺着线缆给大家理了一遍：一根线接到右边 MCIO 口，对应高 8 lane； 另一根线顺着过来接到下面接口，对应低 8 lane； 实际交付时，会尽量帮客户贴好标识，避免混淆。这个细节看似很小，但在实验室现场非常关键。很多 PCIe 测试环境搭不起来，最后不是 Switch 不支持，也不是 AIC 有问题，而是线缆顺序接错了。尤其是两个 MCIO x8 合成一个 x16 的环境里，如果没有明确标识，客户很容易在多根线之间接混。所以建议实际使用时一定要做到：线缆两端贴标签； 明确标注 high 8 lane 和 low 8 lane； MCIO 端口编号要和转接板端口编号对应； 每次换线或换卡后先检查 lane 顺序； 如果 link 不起来，第一步先排查线缆顺序和插接方向。这是最朴素、但也最有效的工程经验。九、这次演示真正想说明什么？从时间顺序看，这个视频表面上是在介绍一块 MCIO to AIC Adapter。但它真正传递的是一套完整的 Gen6 AIC 测试思路。第一步，先明确单卡测试可以直接插槽连接。 如果只测一张 AIC，直接使用 Switch 卡上的 PCIe 插槽是最简单方式。第二步，当需要多卡测试时，就要用 MCIO 口。 因为 Switch 卡上的 MCIO x8 接口可以把 lane 引出来，为多 endpoint 拓扑提供扩展能力。第三步，两个 MCIO x8 可以组合成一个 PCIe x16。 这让客户可以测试 x16 AIC 板卡，而不是只能测 x8 设备。第四步，需要一块专门的 MCIO to AIC Adapter。 这块转接工具把两个 MCIO x8 转成一个标准 PCIe x16 插槽，让 AIC 板卡可以直接插入。第五步，Gen6 环境不能只靠普通小转板。 因为高速测试还要同时考虑信号质量、散热和供电。第六步，供电和散热必须集成考虑。 系统风扇、PCIe 5.1 供电、4+4 8-pin 供电、CRPS 电源这些设计，都是为了让客户不用自己临时拼装一个不稳定环境。第七步，lane 顺序必须接对。 高 8 lane 和低 8 lane 一旦接反，链路可能直接起不来。这就是这段演示视频最有价值的地方。它不是在简单告诉你“这里有一块转接板”，而是在告诉你：PCIe Gen6 多卡测试不是只解决插槽数量，而是要把拓扑、线缆、转接、供电、散热、信号质量和 lane 顺序全部放在一起考虑。十、为什么这种工具对客户有价值？很多客户搭 PCIe Gen5/Gen6 测试环境时，最头疼的不是理论，而是现场。理论上，两个 x8 可以合成 x16。 理论上，MCIO 可以引出 PCIe lane。 理论上，AIC 卡可以插在转接板上。 理论上，显卡可以单独接电源。 理论上，风扇吹一下就行。但工程现场最怕“理论上”。真正测试时，只要一个环节没有处理好，结果就会很混乱：供电不稳，链路掉。 散热不好，跑一会儿出错。 转接板质量不够，Gen6 起不来。 线缆顺序接反，完全 link 不起来。 工程卡固定不好，接触不稳定。 外接电源线太乱，测试人员不敢长期跑。这种时候，一个集成化工具的价值就体现出来了。它不是只帮客户省一块板，而是帮客户省掉大量调试时间。客户可以更快把注意力放回真正要测的东西：AIC 板卡本身是否正常； PCIe Gen6 link 是否稳定； Switch 拓扑是否符合预期； 多 endpoint 枚举是否成功； 不同卡之间是否兼容； 高负载下链路是否有错误； 换不同设备时测试结果是否可重复。测试工具最大的价值，不是让环境看起来更复杂，而是让环境更可靠、更清晰、更可控。十一、最后一句话：Gen6 测试，别只看“能不能插上”PCIe Gen6 已经不是低速接口时代。到了这个速度，任何一个看似不起眼的环节，都可能变成问题来源：MCIO 线缆； AIC 转接板； PCIe 插槽； 供电接口； 散热风道； lane 顺序； 连接器接触； 板级信号完整性。所以，做 Gen6 Switch 多卡测试时，不能只问：“有没有一个转接板？”更应该问：这个转接板是不是 Gen6 信号质量？ 两个 MCIO x8 能不能正确合成 x16？ 高 8 lane 和低 8 lane 有没有标清楚？ AIC 卡供电怎么解决？ 显卡或工程卡散热怎么解决？ 长期跑压力测试时环境是否稳定？ 换不同卡、不同线、不同端口，结果是否可重复？这次演示的 Gen6 Switch + MCIO to AIC Adapter，就是围绕这些真实问题设计出来的。它把 MCIO 转 PCIe 插槽这件事，从一个简单机械转接，变成了一套面向 Gen5/Gen6 高速测试的完整工程方案。对于客户来说，这才是最重要的：不是把卡插上就完了。 而是插上以后，能稳定 link，能长期跑，能方便供电，能有效散热，能减少误接线，能让问题定位回到被测设备本身。一句话总结：Gen6 Switch 多卡测试，关键不只是多几个接口，而是要让每一条 lane、每一根线、每一个供电和每一股风，都在正确的位置上工作。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND,新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。

我近期和业内一家非常知名的CPU/GPU公司负责PCIe 6.0验证的负责人进行了一场面对面技术交流。我们双方并不是第一次接触。客户此前购买过SerialTek公司的PCIe 5.0的协议分析工具，而这次讨论的重点很明确：随着Gen6项目逐步推进，原有工具是否还能延续？下一阶段需要补齐哪些测试能力？一套真正能用于研发的PCIe 6.0环境，又应该如何搭建？整场交流持续一个多小时，从一张PCIe 6.0 Switch卡讲起，逐步延伸到Embedded PCIe 6.0 Analyzer、Retimer、转接线、故障注入、热插拔、电源拉偏、功耗分析、盘柜自动化，最后落到PCIe 6.0高端协议分析仪、Exerciser和CTS兼容性测试。PCIe 6.0规范发布已经数年，但对真正做CPU、GPU、Retimer、Switch和高速外设研发的团队来说，Gen6至今仍不是一个“插上就能跑”的成熟环境。64GT/s、PAM4、FLIT Mode、更复杂的链路训练和更敏感的信号裕量，让过去在PCIe 4.0、5.0时代相对独立的几类问题，开始纠缠在一起：链路起不来，到底是协议问题、固件问题，还是信号太强、太弱或阻抗不匹配？设备偶发掉线，是Endpoint自身异常，还是主机没有正确处理错误恢复？某块GPU在一台服务器上稳定，换到另一台服务器就出问题，是否与插槽供电、电源瞬态或边带信号有关？热插拔、PERST#、单Lane异常、接触不良和上电时序这些corner case，怎样在实验室里稳定、重复地制造出来？今天的文章内容较长，我们本次看似介绍了很多产品，背后其实只围绕一个问题：PCIe 6.0研发，已经不再是一台仪器能够解决的事情。一、从展会闲聊开始，话题很快落到Gen6项目会议刚开始，双方先聊了最近参加的行业活动。首先聊到我刚参加完的OCP China Day，当然也谈到上海慕尼黑电子展。与大型综合电子展相比，OCP China Day规模不算大，但参会者更集中在服务器、数据中心、存储和开放计算领域。几句闲聊之后，话题自然转向了客户正在推进的PCIe 6.0项目。客户团队一直负责PCIe相关研发，不仅有CPU产品线，也有GPU产品线。此前曾采购过一套便携式PCIe 5.0协议分析工具，最大的优点是便携、经济，拿到实验室里很快就能用。问题是，到了PCIe 6.0，这种“小盒子方案”并不能简单照搬。Gen6需要新的高速链路环境，也需要一张能够真正建立PCIe 6.0拓扑的Switch卡。于是，会议第一个展开的产品，不是传统协议分析仪，而是一张PCIe 6.0 Switch测试卡。二、第一部分：PCIe 6.0 Switch卡为什么成为研发环境的底座交流中我们首先回顾了PCIe 6.0 Switch卡的演进。早期版本采用Broadcom Atlas系列PCIe 6.0 Switch芯片，产品经历了高Lane数原型、A0版本以及后续更适合量产供货的80 Lane版本。随着芯片版本演进，板卡的供电接口、连接器位置和布局也做了调整，新的B0版本价格有所上升，但供应状态和后续软件能力会更稳定。客户真正关心的并不是外观变化，而是这张卡在研发环境中到底扮演什么角色。它可以把CPU、GPU、网卡、SSD、Retimer或其他Endpoint连接到同一套可控拓扑中。测试CPU时，Switch卡可以作为下游设备(EP)扩展平台；测试GPU、NIC或SSD时，它又可以作为主机与Endpoint之间的Gen6互连环境(RC)。更重要的是，它不是一张只能“接通链路”的被动扩展板。板上带有管理接口和MCU，可以通过USB连接电脑，执行端口状态查询、时钟模式切换、设备Enable/Disable、Reset、电源控制和其他管理操作。换句话说，这张卡同时承担了三层任务：第一层是搭拓扑，让Gen6设备先有地方接。第二层是做管理，让工程师能看到端口状态并控制设备。第三层是向内嵌于Embedded PCIe 6.0 Analyzer和自动化测试能力。这也是客户对它感兴趣的原因：它比完整协议分析仪轻量、便携，又比普通Switch板更可控。三、PCIe Embedded Analyzer：不再额外背一个小盒子在PCIe 5.0时代，客户使用的SerialTek公司提供的小型协议分析工具需要配合一个外置控制盒，由软件完成抓包、解码和分析。新的Gen6方案计划把这部分能力直接放进Switch环境中，也就是会议中反复提到的PCIe Embedded Analyzer。它并不是要取代高端独立协议分析仪，而是针对日常研发中的快速判断：链路有没有起来？卡在LTSSM哪个阶段？哪一个Station、哪一条Link出现异常？有没有特定类型的TLP、DLLP或错误包？当系统同时连接多条链路时，能不能快速看到多路状态？与传统单链路小盒子相比，Embedded Analyzer的一个明显优势，是可以依托Switch观察多个Station和多个端口，而不只是盯住一条链路。但它也有边界。板载抓取缓存不会像高端分析仪那样巨大，因此软件会通过预定义模板和过滤条件，尽量只抓工程师真正关心的内容。例如只抓链路训练过程，只抓错误包，只观察某类事务，或者过滤掉大量正常流量。这类工具最适合做“第一现场判断”。设备起不来时，工程师不用立刻搬来一整套大型分析仪；先通过Switch卡确认LTSSM、端口状态和关键报文。如果问题复杂，再转到高端协议分析平台做深度分析。四、软件为什么还没有正式定价：背后涉及Broadcom调试能力开放客户随后问到了最现实的问题：对应的PCIe 6.0协议分析软件怎么卖，多少钱？现场给出的信息是，这套软件倾向采用年度订阅模式，而不是一次性永久授权。基础Switch卡不购买高级软件也可以正常搭建拓扑和运行设备，但内置Analyzer、LTSSM可视化、协议包查看及部分深层调试能力，需要额外的软件License。当时软件界面和主要功能已经开发得比较完整，但还没有正式发布和定价。原因并不只是销售策略。Broadcom Switch芯片内部有很多底层调试能力，例如LTSSM状态、内部协议分析、部分物理层诊断和寄存器工具。对于与Broadcom签署深度NDA的大型服务器厂商，这些工具可能通过专用接口开放；但多数普通芯片公司和研发团队，很难直接获得完整访问权限。厂家希望把其中一部分常用能力包装成终端用户可以直接使用的软件，因此需要与Broadcom确认哪些功能可以公开、以什么方式开放，以及怎样避免暴露受限制的底层信息。所以，这套软件的价值不只是“界面好不好看”，而是帮助没有Broadcom深度NDA的普通研发团队，获得一部分原本只对大型客户开放的实用调试能力。五、客户最关心的两个点：便捷和成本听完Embedded Analyzer介绍后，客户很快总结出这套方案最吸引他们的地方：第一是便捷。第二是价格。对很多芯片研发团队来说，并不是每一个实验台都需要一台全功能、超大缓存的高端协议分析仪。尤其在Bring-up早期，工程师经常只是想知道：链路卡在哪儿？设备有没有枚举？当前跑在Gen几、x几？是否出现明显错误？能否在本机上快速复位或重新训练？如果一张Switch卡加订阅软件就能覆盖这些基础诊断，使用门槛会低很多，也更适合在多个实验台铺开。客户同时也很清楚它的缺点：这毕竟不是独立的高端PCIe 6.0 Analyzer。因此，双方从一开始就没有把它包装成“万能替代品”，而是把它放在整个工具链的第一层：轻量、日常、快速判断。六、从Switch卡向外展开：Retimer、Redriver和各种连接转换接下来，讨论从Switch卡转向PCIe 6.0环境中另一个绕不开的部分：连接。做CPU或GPU验证时，真正让工程师头疼的，往往不是缺一个设备，而是接口对不上：主板出来的是MCIO x8；手里要测的是标准CEM x16插卡；另一块板上是E3.S或E1.S；有时候还要接CXL设备；线缆太长又担心信号损耗；距离拉长后，还要决定是否加入Retimer。为此，现场介绍了几类配套产品。首先是真正的Retimer卡，覆盖Broadcom、Credo、Marvell等主流方案。形态主要包括MCIO输入输出型，以及PCIe金手指转双MCIO型。它们既可以用于延长连接距离，也可以用于Retimer芯片自身的兼容性和恢复能力验证。其次是Redriver产品。它与Retimer的工作机制不同，适合某些成本、距离和拓扑要求不同的场景。再往下，则是大量转接卡、延长线和接口转换线：MCIO转CEM x16；MCIO转EDSFF；MCIO x8拆成两路x4；E3.S、E1.S、M.2、U.2与标准插槽之间的转换；服务器主板到外部测试平台的延长连接。这些产品看起来没有SerialTek PCIe 6.0协议分析仪那么“高大上”，但在真实项目里经常是决定测试能否开展的关键。七、一个看似普通的转接卡，为什么自制版本总差一点客户对其中一张MCIO到标准插槽的转接卡很感兴趣，并提出了非常专业的问题：能否提供插损、回损和完整SI参数？因为他们的主板上既有MCIO接口，也有标准插槽。有时候需要把主板MCIO引出的链路转接到标准插槽上，用于测试不同Endpoint。如果转接卡自身信号质量不够，最终看到的问题就可能不是DUT问题，而是治具问题。现场还分享了一个实际经历。有几家SSD或服务器公司曾经采购过成熟转接卡，但在批量使用时觉得价格偏高，于是参照外形自己重新设计。外观看起来几乎一样，功能也能跑，但在实际测试中，某些自制卡会从Gen5降到Gen4，或者在高负载下偶发不稳定。将自制卡与成熟产品进行信号对比后，虽然大多数指标仍能使用，但整体信号裕量大约差了15%到20%。在Gen4时代，这点差距未必立刻暴露；到了Gen5、Gen6，它可能就是“稳定”和“偶发掉速”之间的差别。客户因此提出，希望先拿到线缆和转接卡的SI报告，确认插损等参数，再采购少量样品实际试用。这个讨论非常有代表性。PCIe 6.0测试环境中，治具不再只是一个“能接上”的机械转换件。它本身就是信号链路的一部分。八、Gen6环境里一个反直觉现象：线更长，链路反而起来了谈到线缆和Retimer时，现场还分享了一个很反直觉的现象。一般人的直觉是，线越长，信号越差。但在某些Gen6组合中，短连接反而无法稳定跑到目标速率，加上一段延长线后，链路却起来了。这并不意味着长线更好，而可能是因为原始链路信号过强、端接或阻抗匹配不理想，增加一段受控损耗后，接收端反而进入更合适的工作区间。交流中以一款早期Gen6网卡为例，提到其不同固件版本会调整部分链路训练参数。早期固件下，有些主机与网卡组合难以稳定建立Gen6链路；更新固件或改变连接损耗后，表现会明显改善。这给客户带来一个很重要的提醒：PCIe 6.0链路起不来，不一定只是“信号不够好”，也可能是信号过强、均衡参数不合适，或者两端训练策略没有匹配。所以，Gen6调试不能只靠换线和猜测，需要同时看：物理连接；固件版本；Preset和均衡参数；LTSSM过程；协议错误；不同RC与EP组合的互通表现。九、第二部分：热插拔和故障注入，不是简单断个电大约进行了一些上述的问题讨论后，会议转入第二类工具：Quarch热插拔与故障注入模块。很多工程师把热插拔理解成“断电—上电”。但真正的PCIe热插拔远比这复杂。物理拔出一张卡时，电源脚、地、差分信号、PERST#和其他边带信号并不一定同时断开；重新插入时，也存在连接顺序和时序差异。主板、BIOS、操作系统和设备固件必须共同处理这一过程。如果直接用手插拔GPU或高速网卡，不但很难重复，还可能损坏连接器、主板甚至CPU。Quarch模块的做法，是把一张控制卡串在主板插槽和被测设备之间，通过USB或网络接受软件命令，在逻辑上完成插入和拔出。例如：先让设备断开，等待系统确认设备消失；再重新接通；触发PCIe Rescan；观察设备能否重新枚举；检查驱动、AER和系统日志；继续运行压力测试。这样就可以把一次偶然操作，变成可重复执行上百次、上千次的自动化测试。十、真正有价值的是“逐Pin控制”现场花了较长时间解释，这类工具最强的地方并不是普通热插拔，而是逐Pin控制。它可以分别控制：12V和3.3V供电；PERST#等复位信号；边带信号；PCIe差分对；特定Lane的发送端或接收端；某些Pin的接通和断开顺序。例如，系统正在通过网卡跑流量，或者通过SSD持续执行FIO压力测试。此时在某一条Lane的接收端制造一个非常短的毛刺，就可能产生一个可控的链路错误。通过调整毛刺持续时间和间隔，可以制造不同错误强度：偶尔出现一个错误；每秒出现几十个错误；持续产生大量错误；让链路进入Recovery；观察是否降速、降宽；检查CPU或Endpoint的错误处理是否正确。对于CPU团队而言，这类测试尤其重要。因为他们不仅要验证“正常数据能不能收”，还要验证根端口收到畸形信号、CRC错误、链路抖动或短暂断路后，底层硬件、固件和操作系统能否正确恢复，而不是挂死整个系统。十一、把某根信号故意晚接50毫秒，能解决什么问题会议中还提到一种普通工具几乎无法完成的测试：人为改变单根信号的接通顺序。有些问题只在启动时偶发，工程师怀疑某根信号可能比其他信号早到或晚到，但没有直接证据。通过故障注入模块，可以把某根Pin单独分组，例如让其他信号正常接通，而目标信号晚50毫秒再接入；也可以反过来，让它提前接通。这样可以验证：设备是否依赖某个非标准上电顺序；某个边带信号延迟是否会导致枚举失败；接触不良是否会触发系统异常；主机在Lane部分接触时能否正常恢复；某种现场问题是否与连接器接触先后有关。这类测试的价值不在于“制造稀奇古怪的错误”，而在于把工程师脑子里的猜测变成可重复实验。十二、为什么Gen6故障注入会更贵PCIe 5.0时代，一块x16故障注入卡通常可以对16条Lane提供较完整的双向控制。到了PCIe 6.0，64GT/s PAM4对器件、板材、连接器和内部开关提出了更高要求。每增加一组可控Lane，硬件成本都会明显上升。因此，Gen6版本往往采用模块化配置。客户可以先购买只覆盖部分Lane的方案，例如先对Lane 0进行双向故障注入；如果项目需要覆盖全部x16，再逐步增加模块。这种配置方式听起来不如“全配”痛快，但更符合实际预算。很多研发团队在早期只需要证明错误处理机制有效，并不一定从第一天就要同时控制16条Lane。十三、盘和卡经常换，先保护最容易坏的主板插槽谈到日常实验操作时，双方还讨论了一个很朴素的问题：反复插拔会不会把主板槽位弄坏？答案当然是会。特别是昂贵的CPU原型主板、服务器主板或验证板，其连接器并不适合工程师一天插拔几十次。现场建议，在频繁更换GPU、网卡、SSD转接卡时，可以先接一段高质量PCIe延长线，把消耗转移到延长端。即使延长线损坏，更换成本也远低于主板插槽。有些标称Gen5的短距离延长线，在特定实验环境中也可以稳定运行Gen6，但正式选型仍然要以实际SI参数和目标拓扑验证为准，不能只凭“某次跑起来了”判断。十四、Switch卡不仅用于搭环境，也可用于测试RC、EP、Retimer和Switch随后，交流重新回到Switch卡的适用范围。对于Endpoint开发团队，Switch卡可以连接CPU与GPU、网卡或SSD，构建多设备环境。对于CPU团队，关系可以反过来：CPU原型平台作为RC，Switch卡及其下游设备用来验证Root Port能力。对于Retimer和Switch芯片团队，则可以通过增加线缆和链路损耗，把原本稳定的Gen6链路逐步推向边界，再串入被测Retimer，观察它是否能恢复链路。例如，两端直接连接可以稳定运行Gen6；逐步增加多段连接后，链路掉到Gen5；在中间加入Retimer后，如果重新恢复Gen6，就可以进一步测试其均衡、恢复和兼容性能力。所以，同一张Switch卡在不同客户手里，可能完全是不同用途：CPU团队把它当下游扩展平台；GPU团队把它当主机环境；Retimer团队把它当链路边界测试平台；系统团队把它当多设备兼容性环境；自动化团队则通过API把它变成可编程测试节点。十五、板载管理和Python API：测试工具开始变成自动化基础设施我们大概聊了半个小时后，开始介绍这块PCIe 6.0 switch板卡的管理能力。通过USB管理口，用户可以执行二三十条常用命令，例如：查看端口Link状态；查询速率和Lane宽度；切换时钟模式；Enable或Disable指定端口；对下游设备执行Reset；读取板卡温度和状态；控制某个设备上下电；查询Switch和固件信息。更重要的是，Serial Cables的Switch、Retimer、Redriver和部分机箱产品，都支持Python API。这意味着工程师不需要一直坐在GUI前手工点击，可以把环境控制写进自己的自动化流程：先将端口断开；更新DUT固件；重新上电；等待枚举；运行压力测试；读取链路状态；出现错误后触发协议抓包；保存日志；复位设备；继续下一轮。到了这一步，Switch卡就不再只是“扩展卡”，而是测试自动化系统中的一个可编程组件。十六、第三部分：为什么需要一台真正的Gen6盘柜接下来介绍的是一套PCIe 6.0高密度盘柜。如果只测试一两块SSD，用转接线加风扇也能搭起来。但当盘位增加后，实验台很快会变得一团乱：多根MCIO线缆交叉；每块盘需要独立供电；临时风扇到处摆；E3.S盘散热难以保证；要换Dual Port或不同形态，又要重新接线；每次上下电都需要人工操作。盘柜的价值，不只是把盘装得整齐，而是把散热、供电、管理、接口转换和自动化控制集中起来。本次介绍的Gen6盘柜支持多块E3.S盘，也可以通过Adapter兼容其他形态。服务器或Switch卡通过MCIO x8连接，再拆分为多路x4进入不同盘位。每个盘位可以单独控制：上电；下电；模拟热插拔；读取温度；调整风扇；获取盘位状态。这些操作都可以通过网络和Python API完成。对于需要运行长时间回归测试的团队来说，盘柜带来的不是“好看”，而是减少人工操作和测试环境差异。十七、盘柜内集成PAM：功耗和边带信号可以连续记录几周这套盘柜还有一个非常有价值的能力：集成Power Analysis Module，也就是PAM。PAM不是给设备供电的可编程电源，而是插在真实供电路径中进行被动监测。它可以连续记录：电压；电流；功耗；PERST#；CLKREQ#；PWRDIS及其他边带信号；不同时间点的状态变化。测试可以持续几分钟、几小时、几天，甚至几周。假设一块SSD连续运行三天，凌晨3点18分突然掉盘。传统方法只能看到系统日志，却不知道掉盘前几毫秒供电和边带信号发生了什么。有了PAM，工程师可以根据系统报错时间，直接回到对应时间段，查看：12V是否发生瞬降；电流是否突然上冲；PERST#是否被异常拉低；CLKREQ#是否发生非预期变化；设备掉线前功耗是否出现异常。这类“回放能力”，对于偶发问题尤其有价值。示波器可以看得更细，但很难把所有信号接好后连续记录几天。PAM的目标不是取代示波器，而是帮助工程师先找到问题发生的时间和方向。十八、主动电源拉偏和被动功耗监测，不是同一种工具随后，会议把两种容易混淆的工具分开讲清楚。一种是可编程电源拉偏模块，我们一般称为PPM - programmable power module。它会切断主板插槽原有的12V或3.3V供电，改由外部可编程模块为DUT供电。工程师可以设定不同时间段的输出：先输出12V；短时间降到11.8V；再降到11.3V；持续几十微秒或几毫秒；随后恢复到正常电压；也可以模拟波动、跌落和异常恢复。它解决的是一个主动验证问题：当服务器供电偏高、偏低或出现瞬态变化时，GPU、网卡或SSD还能否稳定工作？另一种是PAM - power analysis module。PAM不改变服务器原有供电，只是记录真实环境里发生了什么。所以两者的区别可以简单理解为：电源拉偏模块负责“制造问题”；PAM负责“记录问题”，包括电压、电流、功耗，以及所有的sideband 信号，记录边带信号这点有的时候对于排除一些问题非常有帮助。十九、高功率GPU为什么还需要Auxiliary Jig普通PCIe插槽能够提供的功率有限，高端GPU通常还有独立辅助供电。如果只测插槽12V和3.3V，就无法看到GPU完整的功耗情况。因此，Quarch为不同辅助供电形态提供专用治具，包括传统双路、三路PCIe辅助供电，以及PCIe 5.1高功率连接器。电源线先进入辅助治具，再从治具输出到GPU，正常供电不受影响；与此同时，电压、电流和功耗数据通过管理模块送到电脑。这样，工程师可以同时得到：PCIe插槽侧功耗；辅助供电侧功耗；整卡功耗变化；不同负载下的瞬态；与边带信号对应的时间关系。对于几百瓦甚至更高功率的GPU来说，只看服务器BMC给出的平均值，往往不足以解释毫秒级或微秒级异常。现场介绍的PAM最高可以做到微秒级采样，并允许用户根据记录时长调整采样频率。采样越快，数据量越大；如果要连续记录几周，就可以降低采样频率，以换取更长的时间窗口。二十、L0p为什么会成为Gen6功耗测试的重点讨论功耗时，双方还提到了PCIe 6.0的L0p。传统低功耗状态通常意味着链路进入更深的休眠，再在需要时恢复。但数据中心设备既要降低功耗，又不能接受太长的恢复延迟。L0p的思路，是在保持链路可工作的同时，动态减少活跃Lane或降低相关功耗。对于GPU、DPU和高速SSD，L0p是否真正生效，会直接影响整机能耗。如果两块功能和性能相似的卡运行同一个工作负载，其中一块功耗高出30%，就需要进一步判断：是否正确进入L0p；Lane状态是否发生变化；不同负载下功耗曲线是否合理；固件和驱动是否正确协同；RC和EP双方是否完成了预期协商。协议状态和功耗数据如果能放在同一时间轴上分析，问题定位会比单独看BMC功耗数字清楚得多。二十一、第四部分：PCIe 6.0生态不是突然成熟的，而是五轮互通测试磨出来的我们的话题现在转向PCIe 6.0协议测试，交流首先回顾了一下PCIe 6.0生态的发展过程。PCIe 6.0规范发布后，并没有马上形成成熟的互通环境。2024年中开始的早期测试，参与者包括测试仪器、FPGA、Switch、Retimer和部分设备厂商，当时各家都遇到了大量问题。第一次测试更像是“大家第一次真正把Gen6设备接在一起”，成功率不高。到了2024年10月的第二轮，情况有所改善，但仍只有少部分组合可以稳定达到目标速率。2025年3月的第三轮，参与厂商和设备更多，问题依旧存在，但生态明显在向前推进。后续第四轮测试，整体互通情况已明显好转，只剩少数产品在速率切换或兼容性上暴露问题。2026年3月的第五轮测试，则开始为正式兼容性测试规范落地做准备。到了这个阶段，Gen6已经不再只是少数实验室的原型展示，而开始进入可以讨论正式CTS、测试效率和结果一致性的阶段。这段回顾让客户看到一个事实：今天遇到Gen6问题并不丢人。即便是全球最早进入Gen6的芯片和仪器厂商，也是在一轮又一轮互通中逐步修正。二十二、现场案例提醒：分析仪不能把问题“修好”交流中还花了不少时间讨论协议分析仪的“透明度”。分析仪插入链路后，最重要的要求之一，是不能明显改变被测系统的行为。现实中，如果分析仪的Interposer内部加入了Retimer或过强的信号重整，原本存在的信号问题可能被修复。设备一旦经过分析仪就稳定了，问题反而无法复现。这种情况对Debug非常危险。工程师想看的本来是现场故障，但仪器插进去后，链路被“治好了”。最后抓不到问题，并不代表DUT没有问题，而是测试工具改变了环境。会议中分享了若干CPU、服务器和SSD项目经验：某些传统方案在热插拔或边界链路环境中会遇到问题，原因之一就是中间链路机制改变了原始信号状态。因此，选择协议分析仪不能只看“能不能解码”，还要看它插入后是否尽可能保持原始链路特性。二十三、SerialTek高端平台为什么从“协议分析系统”改叫“测试系统”交流了进行了大约1个小时的时候，我们才可以涉足PCIe 6.0高端协议分析仪和Exerciser部分。现场特别提到，SerialTek PCIe Gen5时代通常称其为协议分析系统；到了Gen6，更倾向称为测试系统。原因是它不再只有Analyzer模式。同一套硬件可以根据License和配置，在两种模式之间切换：Analyzer模式用于监听和分析真实RC与EP之间的流量；Exerciser模式可以模拟RC，也可以模拟EP，主动发包、建立链路、制造特定事务或错误场景。对于CPU团队，可以让设备模拟Endpoint，测试Root Complex。对于GPU、SSD或网卡团队，可以让设备模拟Root Complex，测试Endpoint。设备还可以运行PCIe 6.0兼容性测试套件，为正式认证和内部预验证提供标准化流程。二十四、高配分析仪内部不是采集卡，而是一台高速服务器现场进一步拆解了设备架构。本次介绍的高配系统内部有两组大型FPGA采集模块，分别处理双向链路数据。每组配置高速内存，总抓取缓存可达到256GB级别。机箱内部还配置了高性能Intel Xeon服务器CPU、系统盘和Linux操作系统。抓包、解码、搜索、后处理和专家分析都在仪器内部完成。用户电脑只需要打开浏览器，输入设备IP地址，就可以进入Web管理界面，不需要安装庞大的客户端软件，也不需要先把上百GB原始Trace复制到电脑上。操作过程是：浏览器发送开始抓包命令；仪器内部FPGA采集数据；停止后，数据通过内部总线送到服务器CPU；多核并行解码；用户很快就能在浏览器中查看最后一条命令、错误包或目标事务。这种架构与传统“先导出文件，再用PC慢慢解码”的方式差别很大。对Gen6来说，这种差别尤其明显。因为速率翻倍后，Trace数据量增长很快，如果后处理架构不变，工程师等待解码的时间会越来越长。二十五、Analyzer和Exerciser怎样在同一台设备上切换客户随后问到，是否需要分别采购分析仪和模拟器。现场展示的方案支持双模式。在Web界面的Operation Mode中，可以从Analyzer切换到Exerciser。进入Exerciser后，再选择：工作速率；Lane宽度；模拟Root Complex还是Endpoint；是否自动建链；需要发送什么类型的事务。硬件连接则通过不同POD或小型接口模块完成。测试标准插卡时使用CEM POD；测试MCIO、EDSFF、M.2或OCP NIC时，则更换对应接口模块。对于预算有限的团队，一台双模式设备可以分时承担两种角色。如果实验室需要一边主动激励、一边由另一台设备独立监听，则可以配置两台系统，获得更完整的端到端环境。二十六、API不是宣传项，而是实际可以快速写起来现场还演示了RESTful API和Python自动化能力。为了验证API是否真的容易使用，曾让一名刚毕业的普通硬件工程师根据界面帮助文档自行编写脚本。对方用一个下午就完成了基本控制，并录制了几分钟的演示视频。典型自动化流程可以是：启动上层测试程序；通过API通知Analyzer开始抓包；运行若干轮FPGA、GPU或SSD测试；出现失败后停止抓包；自动保存Trace；将测试日志编号与Trace文件关联；工程师只需要定位失败的那一轮，再打开相应Trace分析。这种联动非常适合回归测试。因为很多问题不是工程师盯着屏幕时发生的，而是几百轮、几千轮之后偶发一次。自动化系统需要在出错时留下完整证据，而不是等第二天上班才发现“昨晚失败了，但没有抓到包”。二十七、客户提出试用：等Intel服务器到位后直接上真实环境会议接近尾声时，客户表示正在采购一台Intel平台服务器，但设备尚未到货。等服务器到位后，希望申请样品试用，把分析仪、Switch卡、转接线和相关模块接入真实环境，验证自己的CPU和GPU项目。现场确认，多类产品都可以提供样品：Gen6分析仪/训练器；Switch卡；转接卡和接口POD；延长线；故障注入模块；功耗分析模块。这类试用非常必要。PCIe 6.0不像成熟的Gen4环境，单看规格书很难判断某个工具是否适合自己的主板、连接器和DUT。最可靠的方法仍然是在真实拓扑中验证：能否稳定建链；插入后问题是否仍能复现；目标接口是否匹配；软件是否适合团队流程；API能否接入现有自动化系统。二十八、Gen6技术支持为什么比设备参数更重要客户最后还专门问了技术支持。这不是一句客套话。PCIe 5.0分析环境经过多年使用，很多组合已经接近即插即用；但Gen6仍处在早期阶段，不同RC、EP、线缆、POD和固件组合，第一次接入时往往需要调整。有时是均衡参数；有时是分析仪前端校准；有时是DUT固件；有时是Switch或网卡Preset；也可能是连接距离和插入损耗。现场承诺，如果客户遇到复杂问题，可以快速联系海外研发和FAE团队，通常当天或第二天就能安排远程支持。海外团队接触过更多Early Adopter组合，有些国内工程师调试半天的问题，他们可能在半小时内就能找到方向。到了Gen6时代，设备采购不应只比较硬件数字，也要看供应商是否真正参与过早期互通、是否能识别不同芯片组合的问题，以及出现故障后能不能快速找到人。二十九、会议最后，把整套方案归纳成三条主线在最后几分钟里，双方把前面一个多小时的内容压缩成三条主线。第一条：SerialTek协议分析、Exerciser和CTS解决“看见”和“主动激励”的问题。可以抓取协议流量、分析LTSSM和错误、模拟RC或EP，并运行兼容性测试。适合CPU、GPU、SSD、Switch、Retimer等核心芯片和设备的深度研发验证。第二条：Serial Cables环境搭建工具包括Switch卡、Retimer卡、Redriver、转接卡、转接线、延长线和Gen6盘柜。解决“怎么把设备真正接起来”的问题，也提供板载管理、轻量级分析和Python API自动化能力。第三条：Quarch异常与电源验证包括热插拔、逐Pin故障注入、电源拉偏和PAM功耗/边带监测。解决“怎样把极端条件稳定制造出来，以及怎样记录现场”的问题。三类工具并不是互相替代，而是处在不同层次。只买分析仪，没有合适的线缆和治具，环境搭不起来。只搭Switch环境，看不到协议，问题仍然只能猜。只有正常链路，没有故障注入，就无法验证异常恢复。只看平均功耗，没有长时间边带和瞬态记录，偶发掉线也很难解释。结语：PCIe 6.0测试，已经从“买仪器”变成“搭系统”这次交流看起来介绍了很多设备，但真正的结论并不复杂。PCIe 6.0的问题往往跨越多个层面：协议层需要Analyzer和Exerciser；链路层需要Switch、Retimer、线缆和高质量转接治具；异常验证需要热插拔和逐Pin故障注入；电源层需要Margining和PAM；自动化又要求所有设备能够通过API协同工作。因此，Gen6时代最容易犯的错误，是试图用一件工具解释所有问题。链路起不来，未必只是信号差；加了分析仪问题消失，也未必说明DUT正常；一块卡在某台服务器上工作，不代表换一台主机仍然稳定；设备通过正常读写，不代表它能正确处理掉电、毛刺、Lane错误和异常时序；BMC显示功耗正常，也不代表毫秒级瞬态和边带信号没有问题。真正有效的测试环境，应当同时具备四种能力：看得见、发得出、造得出异常、留得下证据。当这四件事能够通过一套可编程环境串起来，PCIe 6.0研发才不再是反复换线、重启和猜测，而会逐渐变成可复现、可量化、可自动化的工程流程。这也许才是Gen6测试工具真正的价值：不是帮工程师把问题暂时绕过去，而是让那些过去只能偶然发生的问题，在实验室里按下一个按钮，就能再次出现。更多PCIe5&6.0, CXL, NVMe SSD, SAS/SATA, NVMe over Fabric (NVMoF), NAND, UFS, 新型存储技术NVM（RRAM/ReRAM, FRAM/FeRAM, MRAM, PCM, 3D-NOR, SRAM/DRAM等） DDR5/LPDDR5以及UFS测试方面的问题想咨询，可以查看Saniffer公司2026.2.24最新更新的测试工具白皮书15.1版本，我们已经整理收录在Saniffer公众号的【白皮书】菜单中。欢迎关注Saniffer公众号，点击底部菜单栏即可免费获取。如有任何技术问题，也可直接在公众号内留言交流。