我们周五（11/29)上午在外面做技术交流的时候，谈到CXL内存扩展模块的两种常见接口：E3.S和插卡。大家注意，E3.S这种接口其实主要用于NVMe SSD，大部分的CXL内存扩展模组只是借用了CXL Gen5x8 E3.S接口而已。由于国内采用E3.S接口的服务器背板较少，大多采用U.2接口背板，但是美国等互联网大厂较多采用EDSFF接口的企业级NVMe SSD，即E1.S, E1.L, E3.S, E3.L等四种接口，所以我们在下午花了三个小时拍摄了本期视频，大概45min，并且添加了中文字幕供大家参考，如果想直接观看视频，请到本文底部。 如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！我们组织这些文章，准备图片和视频素材，不论自己搭建环境拍摄视频，还是找寻一些第三方优秀视频，外加做中英文翻译、校对、添加字幕文件方便各位观看，这些都花费很多时间。 本次讲解围绕SSD（固态硬盘）的不同接口展开，系统地介绍了SATA(含M.2 SATA)、SAS、NVMe（包括U.2、U.3、M.2 -对比M.2 A/E key WIFI/BlueTooth和M.2 B/M key SSD）以及EDSFF（E1.S, E1.L, E3.S, E3.L）等几种常见及较新型的SSD接口类型。通过实际硬盘/SSD实物展示和对比，帮助观众直观了解各种接口的特点、用途以及它们在存储系统中的应用场景。 视频内容简介 1.SATA 和SAS 接口 SATA：常见于消费级产品，接口上有明显缺口，用于普通台式机和8-10年前的笔记本。 SAS：用于企业级存储系统，与SATA外观类似但无缺口，支持更高的数据传输速率和更高的可靠性。 2.NVMe接口 U.2 与 U.3： U.2接口具备高性能，常用于企业级存储。 U.3接口与U.2外观一致，但针脚定义不同，和U.2一样都可支持Single Port和Dual Port模式。 Single Port：提供单路带宽，常见于一般存储应用。 Dual Port：提供双路带宽，支持冗余设计，适用于银行、电信等高可靠性环境。 M.2： 主要用于笔记本和台式机，有多种长度规格（如2230、2242、 2260、2280、22110）。 支持不同协议（如SATA、PCIe），通过缺口定义（B Key或M Key）区分。 适配不同用途，包括SSD和WiFi/蓝牙模组。 3.EDSFF (Enterprise and Data Center SSD Form Factor) 主要用于数据中心，分为E1.S（短型），E1.L（长型）、E3.S, E3.L等常见规格。 相较传统接口，EDSFF具备更高的存储密度和散热效率，逐渐成为企业级存储的主流标准。 应用场景 消费级：SATA、M.2接口硬盘用于普通用户，适配老的笔记本和台式机。 企业级：SAS、U.2/U.3硬盘提供高性能和可靠性，广泛应用于服务器和存储阵列。 数据中心：EDSFF接口优化存储密度和能效，满足大规模数据存储需求。 视频总结 本次讲解内容涵盖广泛，但是不涉及非常多的技术细节，主要是通过实物展示的方式让从来没有接触过这些SSD接口的工程师有一个非常感性的认识。通过该次讲解，工程师能够对SSD的多种接口有直观、全面的了解，并为实际应用中选择合适的存储解决方案提供参考。 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，或者想获得《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver11.11》请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。  

我们在11月份发布的“SSD控制器和ASIC设计到封装全过程视频介绍”里面提供的视频使工程师可以了解到通用的ASIC从设计一直到封装成芯片的全过程。 这两天国内IC业界公众号又来刷屏：200多家中国芯片将被美国拉入黑名单，这里面也包括禁止提供synopsys, cadence等EDA软件公司继续对于这些公司提供销售和支持服务，国内的EDA公司看来要加油了。很多不是从事IC设计的朋友可能对于EDA软件，或者说对于一颗芯片在流片（tape-out)之前的设计过程不是很清楚，或者经常看到招聘要求说要前端设计和后端设计。 我们下面的今天的视频，是一名老印工程师针对芯片设计全流程的一个BASIC TUTORIAL介绍了这个过程中很多技术原理和术语，希望对于了解这方面的朋友有帮助。 如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！我们组织这些文章，准备图片和视频素材，不论自己搭建环境拍摄视频，还是找寻一些第三方优秀视频，外加做中英文翻译、校对、添加字幕文件方便各位观看，这些都花费很多时间。 该视频介绍了从 RTL（寄存器传输级）到 GDSII（用于制造的图形数据流格式）的集成电路（IC）设计流程，并分解为多个步骤，详细描述了每个步骤的作用、使用的工具以及流程中的逻辑关系。以下是详细总结： 流程概述 RTL 到 GDSII 流程涵盖了从设计规格到物理芯片布局的完整路径，可分为三个主要部分： RTL 设计（前端设计）：从客户需求出发，编写 RTL 代码并进行功能验证。 逻辑设计：将 RTL 转化为门级网络表，确保逻辑一致性。 物理设计（后端设计）：从布局布线到生成最终的 GDSII 文件。 此外，流程被划分为“前端设计”（不涉及技术特定性）和“后端设计”（技术相关），使得工程师可以更清晰地理解设计的层次和重点。 流程步骤与工具 1. 设计规格与 RTL 设计 输入：客户提供 IC 的设计规格，定义功能需求。 RTL 开发：使用 Verilog 或 VHDL 编写代码，主要工具包括 Xilinx Vivado、Questasim。 功能验证：验证代码的功能是否符合规格，常用工具有 Synopsys VCS、Cadence Incisive。 2. 逻辑综合 过程：将功能验证后的 RTL 代码转化为门级网络表（Gates Level Netlist），实现从行为描述到实际逻辑电路的映射。 工具：Synopsys Design Compiler、Cadence Genus。 输出：门级网络表。 3. 逻辑等效性检查（LEC） 目的：验证 RTL 和门级网络表逻辑的一致性。 工具：Synopsys Formality、Cadence Conformal。 4. 布局布线（PNR） 过程： 布局：放置门级组件。 布线：为组件之间建立物理连接。 工具：Cadence Innovus、Synopsys IC Compiler。 输出：完成后的物理布局。 5. 物理验证 检查内容： DRC（设计规则检查）：确保设计符合制造工艺规则。 LVS（版图与电路一致性检查）：确认版图与逻辑一致。 ERC（电气规则检查）：验证电气特性。 工具：Cadence Virtuoso、Synopsys Hercules。 6. 生成 GDSII 文件 目的：将设计转化为 GDSII 格式文件，作为最终的制造数据。 交付：将文件发送给代工厂进行芯片制造。 流程特点与关键节点 高度依赖工具链：流程中大量使用电子设计自动化（EDA）工具，从前端设计到后端实现，工具选择直接影响效率和结果。 循环迭代：功能验证和逻辑检查常需多次迭代，确保设计符合需求。 技术依赖性在后期增加：从逻辑综合开始，技术特定性显著增加，例如制造工艺（如 7nm 或 180nm）。 RTL 到 GDSII 设计流程总结 RTL 到 GDSII 是一个系统化、高度自动化的设计流程，涉及前端的逻辑开发与验证，以及后端的物理实现与制造准备。通过分阶段的验证和优化，每一步骤都为下一阶段奠定基础，从而确保最终设计满足功能和制造要求。 引自Team VLSI channel 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。  

我们11月份做了一些关于CXL相关的文章，CXL协议从2019年的1.0版本现在也随着PCIe从Gen5升级到Gen6而慢慢过渡到CXL 3.0/3.1。Saniffer公司提供对于CXL 3.0/3.1和PCIe Gen6的插卡、SSD等的各类测试，其中的英国Quarch公司的产品非常特别并且有代表性，它提供了针对卡类和SSD类的热插拔、故障注入、电压拉偏、功耗测试、电压/电流/sideband信号的，我们今天就来简单总结一下它的这些测试方案。 Quarch的CXL和PCIe Gen6测试方案总结 Quarch针对CXL（Compute Express Link）和PCIe Gen6提供了一系列测试解决方案，旨在满足高性能和可靠性的需求。以下是主要测试领域和功能： 1. 热插拔与故障注入测试 关键功能 自动化热插拔测试：支持反复热插拔测试以验证设备在动态插拔场景下的稳定性，尤其适用于CXL和PCIe设备的复杂部署场景。 故障注入能力： REFCLK隔离测试：验证参考时钟信号中断对设备行为的影响。 链路宽度缩减：测试链路宽度变化时的性能表现。 数据错误注入：模拟错误场景以评估设备的容错性。 故障检测：通过硬件层面注入故障来验证系统的响应和恢复能力。 工具支持 Quarch的PCIe Breaker系列完全支持CXL，可以轻松移植现有PCIe测试套件。 2. 电源拉偏和功耗分析 关键功能 全面的电源测试： 电压拉偏测试：评估设备在电压偏离正常时是否可以正常工作。 空闲/睡眠状态功耗：评估设备低负载下的功耗效率。 性能与功耗对比：分析不同工作负载下的能效比。 浪涌电流测试：检测设备启动时的电流瞬态。 系统功耗测量：对整个系统的电源使用进行详细分析。 数字捕获功能：支持对侧带信号（如PERST时序）的数字捕获，这在调试枚举问题和节能状态时非常有用。 工具支持 Quarch Programble Power Modules (PPM)： Quarch Power Analysis Modules (PAM)： 即插即用，无需定制电缆或额外探针。 提供高分辨率数据采集，支持长时间监测。 集成Quarch Power Studio软件，支持简单点击操作或通过Python API实现自动化。 3. 兼容性与扩展性 设备支持 广泛的接口支持：兼容SAS、SATA、PCIe、CXL等主要设备接口，同时支持外部接口（如USB、LAN）。 模块化设计：可扩展到单个设备或整个存储阵列的自动化测试。 主要硬件 Gen5/6 SFF U.2、U.3 Breakers。 Gen5/6 EDSFF Breakers。 Gen5/6 M.2 M-Key水平断路器模块。 Gen5/6 AIC（Add-In Card）和其他设备类型的模块。 4. 软件工具 TestMonkey应用 提供直观界面，适合快速手动测试。 Quarch Power Studio应用 提供直观界面，适合便捷管理PPM或者PAM。 Python API 支持数百项测试的自动化运行，提高工程效率。 5. 应用场景 CXL设备的可靠性验证：例如企业级存储和任务关键系统的热插拔及故障恢复能力。 PCIe Gen6的性能与功耗优化：特别是高性能计算（HPC）和数据中心领域。 通过Quarch的测试方案，开发者可以更高效地验证CXL和PCIe设备的性能、可靠性和电源特性，为设备在复杂环境中的稳定运行提供保障。 下面是Quarch解决方案的一些彩页供参考。 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。  

如果你对CXL协议感兴趣，但目前还处于探索阶段，或者觉得自己对其了解还不够深入，那么这段视频将是你的必看内容！在本视频中，我们通过使用专业的SerialTek公司的PCIe/CXL协议分析仪软件，打开一个真实的CXL trace文件，从零开始详细讲解CXL协议的解码过程。你将看到每个协议层的细节是如何呈现的，以及如何通过这些信息进行深入分析。无论你是工程师还是技术爱好者，这段视频都将帮助你更加直观地理解CXL协议的核心机制，提升你的技术水平！ 如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！我们组织这些文章，准备图片和视频素材，不论自己搭建环境拍摄视频，还是找寻一些第三方优秀视频，外加做中英文翻译、校对、添加字幕文件方便各位观看，这些都花费很多时间。 下面是时间轴以及视频内容简介： 0'0'' - 0'04'      封面 0'04'  - 08'28''  CXL内存扩展device的两种最常见形态：插卡和EDSFF，以及如何使用PCIe Gen5 x16 analyzer在两种环境中抓取数据 08'28'' - 31'03''   CXL协议解码详解 下面是11月上旬我们写的公众号内容，没有看过的朋友也可以找来再次阅读一下。 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。  

尽管CXL目前业内最感兴趣的还是构建大内存池，即type 3内存扩展卡，但是国内SSD厂商从2023年初陆续有一些公司研发一些产品原型，希望藉由CXL协议开发出一些有创新的、差异化的NVMe SSD产品。 本文底部的高清视频介绍了基于CXL（Compute Express Link）实现将NVMe SSD作为工作内存从而达到扩展系统内存的技术背景、优势、实现方式以及未来的改进方向。 1.背景与需求 内存瓶颈问题：现代计算系统面临内存容量不足的挑战，尤其在大数据和高性能计算应用中。 解决方案：通过将存储（如SSD）作为工作内存来扩展容量，利用闪存的高容量和非易失性特点。 2. CXL的优势 对比传统PCIe： PCIe由于设计上的局限性（如缓存一致性不足、较低带宽），难以高效支持内存扩展。 CXL通过子协议（CXL.io、CXL.cache和CXL.mem）实现了更高效的内存管理和缓存一致性。 内存请求可缓存于CPU片上缓存，仅在缓存未命中时访问底层存储，显著降低延迟。   3. CXL类型与适用性 设备类型： Type 1：为无设备端内存的加速器设计。 Type 2：支持CXL.io、CXL.cache和CXL.mem，但缓存一致性管理负担较重。 Type 3：仅支持CXL.io和CXL.mem，无需缓存一致性管理，适合存储内存扩展。 选择理由：Type 3由于其简单设计和高效性，被认为更适合CXL存储内存扩展器。   4.性能评估 测试结果： 在硬件原型测试中，CXL在缓存命中情况下的性能远优于PCIe。 最坏情况下的延迟仍不及DRAM，但对于大多数高局部性工作负载，CXL的容量和性能平衡具有优势。   5.多主机和存储池化 横向扩展：通过CXL交换机连接多个存储设备和主机，实现大规模扩展。 资源分配优化：使用多逻辑设备(MLD)技术，将存储资源精细划分以支持多主机共享，提高利用率。   6.提高性能的建议 提示机制：允许用户通过指令向存储设备发送提示（如延迟要求或缓冲策略），优化任务调度。 虚拟层次结构：为每个主机与存储设备之间构建唯一路由路径，确保资源高效分配。   7.挑战与未来工作 挑战：CXL基于存储的内存扩展器仍面临诸多技术设计上的复杂性，例如如何更好地控制延迟和内部任务管理。 未来方向：进一步开发注释机制和交换机可扩展性，并优化存储资源的分解与利用。 总结来看，CXL为内存扩展提供了全新思路，其高性能、高容量的特性为解决现代计算瓶颈问题带来了广阔前景，但仍需进一步优化设计和扩展功能以满足多样化需求。 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。    

本文介绍一下在服务器中安装，配置，调试CXL memory expansion card的详细的过程，步骤和流程，注意事项，以及可能碰到的各种问题和解决方法，以及匹配的服务器所必需的前提条件。 安装、配置和调试CXL（Compute Express Link）内存扩展卡是一个复杂的过程，需要对硬件和软件环境进行精确配置，以确保性能和稳定性。以下是详细的步骤、注意事项以及可能遇到的问题和解决方法。 1. 预先准备 在安装CXL内存扩展卡之前，确保以下条件和设备到位： 兼容的服务器：您的服务器必须支持CXL 1.1或2.0规范，这需要在主板和CPU架构上支持CXL协议，例如最新的英特尔Xeon或AMD EPYC处理器。 固件和BIOS更新：将服务器的BIOS和固件升级到最新版本，以确保兼容性和功能支持。CXL支持通常在最新固件中提供。 操作系统支持：确保操作系统（如Linux内核版本）支持CXL协议。某些分布版本如RHEL、Ubuntu、SUSE等可能已经具备对CXL设备的支持。 所需工具：螺丝刀、电防静电腕带、操作手册。 2. 安装CXL内存扩展卡 步骤 关机并断电：在安装硬件之前，关闭服务器并断开所有电源连接，佩戴防静电腕带以避免静电损坏。 打开机箱：使用螺丝刀小心地拆开服务器机箱，找到合适的PCIe插槽。 插入CXL内存扩展卡：将CXL卡插入合适的PCIe插槽（通常为PCIe Gen5插槽，确保它们与主板兼容），用螺丝固定扩展卡。//* 像上述Samsung这类使用EDSFF接口的CXL内存扩展卡，需要使用SerialCables公司的Gen5 E3/AIC转接卡转接后才能插入标准 PCIe Gen5插槽。感兴趣可以下载参考《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver11.11》参考chapter 5.4.1.3和chapter 11.1.5。参见下图：   连接辅助电源（如有需要）：某些CXL内存扩展卡可能需要额外的电源连接，确保按照手册说明进行连接。 3. 配置BIOS设置 启动服务器并进入BIOS设置：在开机过程中，按下指定的键（如F2或Del）进入BIOS界面。 启用CXL支持：在BIOS设置中，找到“PCIe配置”或“CXL配置”选项，确保CXL功能被启用。如果支持内存映射，需要根据具体需求进行配置。 调整内存配置：根据CXL内存的特性，可以配置内存的用途，如用于内存扩展、缓存等。 保存并退出：保存BIOS设置并重启服务器。 4. 操作系统配置 安装必要的驱动程序：某些CXL设备可能需要特定的驱动程序。使用服务器厂商或CXL卡厂商提供的软件安装包，完成驱动程序安装。 确认内存识别：使用lspci或dmesg等命令检查CXL设备是否被正确识别。例如： lspci | grep CXL dmesg | grep CXL 调整内存管理：配置系统内存管理，使操作系统能够正确识别和利用CXL内存扩展卡。例如，调整内存分区、虚拟内存映射等。 5. 调试和优化 监控内存性能：使用内存监控工具（如free -m、top或专用的内存监控软件）检查CXL内存的使用情况，观察是否有性能瓶颈或异常情况。 测试负载：运行高内存占用的负载测试，观察系统稳定性和性能表现。如果发现问题，可以调整BIOS设置或内存管理配置。 6. 注意事项 CXL版本兼容性：确保所有组件支持相同的CXL版本，否则可能无法正常通信。 散热问题：高性能内存扩展卡可能会产生大量热量，必须提供足够的散热措施，如增加风扇或调整气流设计。 电源要求：一些高功率CXL卡可能会增加系统功耗，确保电源单元（PSU）足够强大。 7. 常见问题及解决方法 CXL卡无法识别： 检查BIOS中CXL功能是否启用，更新BIOS和固件。 确认PCIe插槽是否工作正常，尝试换一个插槽安装。 性能不佳或系统不稳定： 调整BIOS设置，优化内存时序或禁用不必要的选项。 检查是否有冲突的驱动程序，重新安装或更新。 设备无法加载驱动： 查看内核日志（使用dmesg）以获取详细错误信息，更新操作系统或使用不同内核版本。 温度过高： 增加额外的散热措施，定期清理灰尘以保持良好气流。 通过这些步骤，您可以成功安装和调试CXL内存扩展卡，并将其用于内存密集型工作负载，以提高服务器的性能和内存容量。 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。  

我们的公众号里面很多都是从事SSD等相关闪存产品的工程师，我们今天就来看看SSD控制器从设计一直到封装测试的简单过程分析，同时也通过文章底部的一个视频来了解一下通用的ASIC从设计一直到封装成芯片的全过程，参见下图所示。 首先，我们来看一下SSD控制器。SSD控制器，或者称为SSD主控芯片，它作为一种特殊的ASIC芯片，其设计、流片、封装和测试一般包括以下主要过程： 1.设计阶段： 需求分析与规格制定：根据存储性能、接口协议（如NVMe或SATA）和数据保护机制等要求，制定详细的规格。 架构设计：规划数据路径、缓存管理、纠错码（ECC）处理等关键模块。 RTL设计与验证：编写RTL代码并进行功能验证，确保控制器能正确管理数据读写和接口操作。 综合与门级仿真：将RTL代码转化为门级网表，并进行仿真验证，确保逻辑正确性。 2.流片阶段（制造）：  版图设计：根据物理设计规则布置芯片单元，并进行时钟树综合与布线。  物理验证：执行DRC、LVS和电气规则检查，确保版图符合制造要求。  GDSII文件生成：将设计转换为GDSII格式，并交给代工厂进行晶圆制造。 3.封装阶段：  芯片封装：选择合适的封装形式，如BGA（球栅阵列），以提高散热和信号完整性。  封装验证：检测封装质量，确保无裂纹、短路等物理缺陷。 4.测试阶段：  功能测试：验证控制器的各项功能，如读写性能、数据传输协议、ECC校验等。  性能和可靠性测试：进行压力测试和寿命预测，评估在高温、长时间运行等极端条件下的稳定性。  量产测试：批量测试筛选不合格芯片，确保量产的一致性和高品质。 这个流程涵盖了SSD控制器芯片从设计到上市的关键环节，强调高性能、高可靠性和大规模制造的需求。 那么，一般的ASIC芯片设计的流程是怎样的呢？这对于从来没有设计过ASIC芯片的工程师通常是很陌生的，下面我们通过一个简明易懂的ASIC设计流程的视频概述介绍从RTL（寄存器传输级）到GDSII的整个过程： 1.规格制定：设计流程从客户提供详细的芯片规格开始。这些规格描述了芯片的功能和具体需求，为接下来的设计工作提供指导。 2.架构设计：工程师根据规格设计芯片的架构，定义芯片的整体功能和布局，并有时深入到微架构层面。 3.RTL设计：工程师使用硬件描述语言（如Verilog或VHDL）编写RTL代码，具体描述芯片的行为和功能。 4.功能验证：验证设计是否实现了规格中要求的功能。可以使用模拟、功能仿真和形式验证来确保设计的正确性。 5.综合：将RTL代码转换成门级网表，这一过程将代码从文本形式转化为硬件实现形式。 6.逻辑等效性检查：确认综合生成的门级网表与原始RTL代码在逻辑功能上是一致的。 7.门级仿真：对门级网表进行仿真，确保综合后的设计仍然符合功能要求。 8.DFT（可测试性设计）：在芯片中加入专用测试结构，以便在制造后进行有效的芯片测试。 9.分区与平面规划：将芯片设计分成不同区域，并进行布局规划，比如定义各个模块（如处理器、内存等）的位置。 10.时钟树综合：布置时钟网络，确保所有触发器能够同步工作，并进行时序分析以验证时钟分布的准确性。 11.布线：将所有标准单元用导线连接起来，完成整个芯片的布线。 12.静态时序分析（STA）：在布线完成后，进行时序分析，确保设计满足时序要求，分为布局前和布局后分析。 13.物理验证：执行DRC（设计规则检查）、LVS（布局与原理图一致性检查）和ERC（电气规则检查），确保设计符合代工厂的制造标准。 14.GDSII生成：将设计转换为GDSII格式文件，包含层次化的芯片制造信息，并发送给代工厂进行芯片制造。 15.制造与封装测试：芯片制造完成后，进行封装和功能测试，确保芯片符合设计规范。 16.产品上市：最后，经过所有测试和验证的芯片会进入市场，应用于各种电子设备中，如智能手机和笔记本电脑。 希望这个总结帮助你更好地理解ASIC设计流程！ 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请添加saniffer公众号留言，或致电021-50807071 / 13127856862，sales@saniffer.com。